[实用新型]一种基于FPGA的二值化加速计算电路

权利要求书

1.一种基于FPGA的二值化加速计算电路，其特征在于，包括:

数据缓存模块；

第一层卷积计算模块，其设置有N个全并列布设的第一计算单元，所述数据缓存模块的输出端与第一层卷积计算模块的输入端相连，其中：N为大于1的正整数；

第一数据缓存模组，其设置有N个全并列布设的数据缓存单元，第一计算单元的输出端与第一数据缓存模组中的一数据缓存单元的输入端相连；

第一池化模块，其设置有N个全并列布设的第二计算单元，所述第一数据缓存模组中的数据缓存单元的输出端与第二计算单元的输入端相连；

第二数据缓存模组，其设置有N个全并列布设的数据缓存单元，第二计算单元的输出端与第二数据缓存模组的一数据缓存单元的输入端相连；

第二层卷积计算模块，其设置有N个全并列布设的第三计算单元，第二数据缓存模组的数据缓存单元的输出端与第三计算单元的输入端相连；

第三数据缓存模组，其设置有N个全并列布设的数据缓存单元，第三计算单元的输出端与第三数据缓存模组的一数据缓存模块的输入端相连；

第二池化模块，其设置有N个全并列布设的第四计算单元，第三数据缓存模组的数据缓存模块的输出端与第四计算单元的输入端相连；

全连接计算模块，其设置有N个全并列布设的第五计算单元，第四计算单元的输出端与第五计算单元的输入端相连。

2.如权利要求1所述的一种基于FPGA的二值化加速计算电路，其特征在于，所述数据缓存模块包括写信号选择器、读信号选择器和两个二维数组寄存器，写信号选择器的输出端分别与两个二维数组寄存器的输入端相连，两个二维数组寄存器分别与读信号选择器相连。

3.如权利要求1所述的一种基于FPGA的二值化加速计算电路，其特征在于，所述第一层卷积计算模块设置有10个全并列布设的第一计算单元，每个第一计算单元包含25个乘加单元。

4.如权利要求1所述的一种基于FPGA的二值化加速计算电路，其特征在于，所述第一池化模块设置有10个全并列布设的第二计算单元，每个第二计算单元包含3个加法单元。

5.如权利要求1所述的一种基于FPGA的二值化加速计算电路，其特征在于，所述第二池化模块设置有10个全并列布设的第四计算单元，每个第四计算单元包含3个加法单元。

6.如权利要求1所述的一种基于FPGA的二值化加速计算电路，其特征在于，所述第二层卷积计算模块设置有10个全并列布设的第三计算单元，每个第三计算单元包含10个二级计算单元，每个二级计算单元包含9个乘加单元。

7.如权利要求1所述的一种基于FPGA的二值化加速计算电路，其特征在于，所述全连接计算模块设置有10个全并列布设的第五计算单元，每个第五计算单元由10个乘加单元组成。