[实用新型]一种应用于相位干涉仪测向系统的数字鉴相器

说明书

本实用新型公开了一种应用于相位干涉仪测向系统的数字鉴相器，该数字鉴相器包括天线模块、射频捷变收发器模块和APSoC架构芯片；其中，天线模块通过SMA接口与射频捷变收发器模块的信号接收端连接，射频捷变收发器模块的输出端通过FMC接口与APSoC架构芯片连接，APSoC架构芯片的输出端通过SPI接口与射频捷变收发器模块的动态配置输入端连接。APSoC架构芯片包括FPGA和CPU；其中，FPGA包括顺次连接的FFT模块、相位差提取模块和解模糊模块，FFT模块的输入端与射频捷变收发器模块的输出端连接；CPU包括数据输出模块和动态配置模块，动态配置模块的输出端与射频捷变收发器模块的动态配置输入端连接。利用APSoC架构芯片实现的数字鉴相器，具有接口丰富、电路复杂程度低、数据交互快和实时性高等优点。

技术领域

本实用新型涉及鉴相器领域，特别是涉及一种应用于相位干涉仪测向系统的数字鉴相器。

背景技术

鉴相器是使输出电压与两个输入信号之间的相位差有确定关系的电路。表示其间关系的函数称为鉴相特性。鉴相器是锁相环的基本部件之一，也用于调频和调相信号的解调。常见的鉴相特性有余弦型、锯齿型与三角型等。鉴相器可以分为模拟鉴相器和数字鉴相器两种。

干涉仪测向系统实质上就是通过测量相位差来进行目标测向，鉴相技术是干涉仪测向技术的核心之一，鉴相精度的高低及实时性对测向的结果有直接地影响。

模拟鉴相器受硬件和技术水平的限制，有很多不足。特别是I、Q两路不能完全正交，会导致信号鉴相的误差很大。数字鉴相器有三个工作步骤：首先，测得两通道间的相位差；然后，对测得相位差进行解模糊处理；最后，根据解模糊处理结果得到相位差估计值。

为了提高鉴相器指标，以满足干涉仪测向技术在电子支援、电子对抗等领域的实时性及可靠性要求，需要在实现方式上进行改进。对鉴相功能的实现，暂没有稳定的、行业共用的方式。多数方式存在瞬时误差较大、分辨率较低、结构复杂、精度不稳定等缺陷。

实用新型内容

本实用新型主要解决的技术问题是提供一种数字鉴相器，能够提高干涉仪测向系统中鉴相器的鉴相精度及实时性。

为解决上述技术问题，本实用新型采用的一个技术方案是：提供一种应用于相位干涉仪测向系统的数字鉴相器。

该数字鉴相器包括天线模块、射频捷变收发器模块和APSoC架构芯片；其中，所述天线模块通过SMA接口与所述射频捷变收发器模块的信号接收端连接，所述射频捷变收发器模块的输出端通过FMC接口与所述APSoC架构芯片连接，所述APSoC架构芯片的输出端通过SPI接口与所述射频捷变收发器模块的动态配置输入端连接。

所述天线模块包括N根接收天线和1根参考天线，所述N≧1，所述天线模块自带所述SMA接口。

所述射频捷变收发器模块包括AD转换芯片，所述AD转换芯片具体为AD9361，所述射频捷变收发器模块自带所述FMC接口。

所述APSoC架构芯片包括FPGA和CPU；其中，所述FPGA包括顺次连接的数据接收模块、FFT模块、相位差提取模块和解模糊模块，所述数据接收模块的输入端与所述射频捷变收发器模块的输出端连接；所述CPU包括数据输出模块和动态配置模块，所述动态配置模块的输出端与所述射频捷变收发器模块的动态配置输入端连接，所述数据输出模块的输入端与解模糊模块连接。