[实用新型]用于测试存储器的安全逻辑电路的电路

权利要求书

1.一种用于测试存储器的安全逻辑电路的电路，其特征在于，包括：

解码器，被耦合到存储器地址总线，并且被配置为接收存储器地址并且对存储器地址进行解码，以选择性地驱动存储器的多个选择线；

编码电路，被配置为对所述多个选择线上的数据进行编码，以生成编码地址总线上的编码地址；

比较电路，被耦合到所述编码地址总线和所述存储器地址总线，并且被配置为将所述编码地址与所述存储器地址进行比较并且响应于所述比较来生成测试结果信号，所述测试结果信号指示所述解码器是否正常操作；

阻塞电路，被配置为响应于测试控制信号而阻塞所述编码地址到耦合到所述比较电路的所述编码地址总线的一部分的通道；以及

测试控制电路，被配置为生成所述测试控制信号并且将强制信号应用到所述编码地址总线的所述一部分，其中所述存储器地址总线被配置为接收由存储器内置自测试扫描例程提供的测试信号，所述强制信号和所述测试信号被配置为测试所述比较电路，使得由所述比较电路响应于所述比较而生成的所述测试结果信号指示所述比较电路本身是否正常操作。

2.根据权利要求1所述的电路，其特征在于，所述测试控制电路被选择性地启用以响应于所述存储器内置自测试扫描例程的子集而生成所述测试控制信号和所述强制信号。

3.根据权利要求1所述的电路，其特征在于，所述比较电路包括多个位比较器电路，所述多个位比较器电路被配置为将所述存储器地址总线的位与所述编码地址总线的对应位进行比较，并且其中来自所述存储器内置自测试扫描例程的所述测试信号选择性地挑选所述多个位比较器电路中的要被测试是否正常操作的一个位比较器电路。

4.根据权利要求1所述的电路，其特征在于，所述比较电路包括多个位比较器电路，所述多个位比较器电路被配置为将所述存储器地址总线的位与所述编码地址总线的对应位进行比较，并且其中所述存储器内置自测试扫描例程提供测试信号的序列，所述序列中的每个测试信号被配置为挑选所述多个位比较器电路中的要被测试是否正常操作的不同的位比较器电路。

5.根据权利要求1所述的电路，其特征在于，所述选择线包括针对所述存储器的字线或针对所述存储器的列复用器线中的一个或多个。

6.根据权利要求1所述的电路，其特征在于，由所述比较电路生成的、指示所述解码器正常操作的所述测试结果信号的逻辑状态和由所述比较电路生成的、指示所述比较电路本身正常操作的所述测试结果信号的逻辑状态是不同的逻辑状态。

7.根据权利要求1所述的电路，其特征在于，由所述比较电路生成的、指示所述解码器是否正常操作的所述测试结果信号的逻辑状态和由所述比较电路生成的、指示所述比较电路本身是否正常操作的所述测试结果信号的逻辑状态是相同的逻辑状态。

8.根据权利要求1所述的电路，其特征在于，所述阻塞电路是三状态阻塞电路，所述三状态阻塞电路被配置为响应于所述测试控制信号而将所述编码地址总线的所述一部分断开连接。

9.根据权利要求1所述的电路，其特征在于，所述编码地址总线包括真总线部分和补码总线部分，所述真总线部分承载所述编码地址，并且所述补码总线部分承载所述编码地址的补码。

10.根据权利要求9所述的电路，其特征在于，所述强制信号将所述真总线部分的所有位强制为第一逻辑状态并且将所述补码总线部分的所有位强制为不同于所述第一逻辑状态的第二逻辑状态。

11.根据权利要求1所述的电路，其特征在于，所述强制信号将所述编码地址总线的所有位强制为相同的逻辑状态。