[发明专利]一种降低SRAM睡眠状态漏电的电路

权利要求书

1.一种降低SRAM睡眠状态漏电的电路，其特征在于，包含PVT追踪模块(1)和阵列刷新模块(2)；所述PVT追踪模块，用于追踪温度变化和全局工艺偏差，输出一个参考电压值；所述阵列刷新模块，用于根据PVT追踪电路的输出参考电压值，动态调节SRAM存储阵列的供电电压。

2.根据权利要求1所述的降低SRAM睡眠状态漏电的电路，其特征在于，所述PVT追踪模块包括若干MOS管、若干复制单元、翻转检测电路和输出驱动模块。

3.根据权利要求2所述的降低SRAM睡眠状态漏电的电路，其特征在于，所述PVT追踪模块包含第一NMOS管(N1)、第二NMOS管(N2)、第三NMOS管(N3)、第四NMOS管(N4)、第五NMOS管(N5)、第一PMOS管(P1)、第二PMOS管(P2)、第三PMOS管(P3)、第四PMOS管(P4)、第五PMOS管(P5)；第一复制单元(1)、第二复制单元(2)、第三复制单元(3)、第四复制单元(4)、第五复制单元(5)、第六复制单元(6)、第七复制单元(7)、第八复制单元(8)、第九复制单元(9)；翻转检测电路、输出驱动模块；

其中，第一PMOS管(P1)的源极接在电源(VDD)上；第一PMOS管(P1)的栅极分别和第一PMOS管(P1)的漏极、第一NMOS管(N1)的漏极、第一NMOS管(N1)的栅极、第一复制单元(1)的源端(Vdda1)相连；第一NMOS管(N1)的源极分别和第二PMOS管(P2)的源极、第二复制单元(2)的源端(Vdda2)相连；第二PMOS管(P2)的栅极分别和第二PMOS管(P2)的漏极、第二NMOS管(N2)的漏极、第二NMOS管(N2)的栅极、第三复制单元(3)的源端(Vdda3)相连；第二NMOS管(N2)的源极分别和第三PMOS管(P3)的源极、第四复制单元(4)的源端(Vdda4)相连；第三PMOS管(P3)的栅极分别和第三PMOS管(P3)的漏极、第三NMOS管(N3)的漏极、第三NMOS管(N3)的栅极、第五复制单元(5)的源端(Vdda5)相连；第三NMOS管(N3)的源极分别和第四PMOS管(P4)的源极、第六复制单元(6)源端(Vdda6)相连；第四PMOS管(P4)的栅极分别和第四PMOS管(P4)的漏极、第四NMOS管(N4)的漏极、第四NMOS管(N4)的栅极、第七复制单元(7)的源端(Vdda7)相连；第四NMOS管(N4)源极分别和第五PMOS管(P5)的源极、第八复制单元(8)源端(Vdda8)相连；第五PMOS管(P5)的栅极分别和第五PMOS管(P5)的漏极、第五NMOS管(N5)的漏极、第五NMOS管(N5)的栅极、第九复制单元(9)的源端(Vdda9)相连；第五NMOS管(N5)的源极接在地线上；

翻转检测电路的输入端(IN)分别和第一复制单元(1)的输出端(OUT1)、第二复制单元(2)的输出端(OUT2)、第三复制单元(3)的输出端(OUT3)、第四复制单元(4)的输出端(OUT4)、第五复制单元(5)的输出端(OUT5)、第六复制单元(6)的输出端(OUT6)、第七复制单元(7)的输出端(OUT7)、第八复制单元(8)的输出端(OUT8)、第九复制单元(9)的输出端(OUT9)相连；翻转检测电路的输出端(Fail)接在输出驱动模块的检测端(Detect)，输出驱动模块的参考电压输出端(Vref)接在SRAM存储阵列的供电端(Vddarray)。