[发明专利]栅极的制造方法

说明书

本发明涉及栅极的制造方法，涉及半导体集成电路制造技术，利用ISO区域loading效应，采用降低光刻胶的厚度，如此ISO区域光刻胶降低的速率也会相应较慢以达到减小不同区域光刻胶厚度差异的效果；并且由于光刻胶减薄，EB1去除多晶硅栅顶层光刻胶的干刻程式强度也可以相应减小，那么ISO区域EB1时可以消耗更少的光刻胶，以便增加后续EB2的defect window，而弥补干刻工艺过程中OX residue与SiGe film damage工艺窗口不足的问题，而达到改善HK28光刻胶回刻流程干刻工艺后缺陷的问题。

技术领域

本发明涉及半导体集成电路制造技术，尤其涉及一种栅极的制造方法。

背景技术

HKMG工艺如28nm的HKMG中需要同时形成高介电常数(HK)的栅介质层以及金属栅(MG)，在现有HKMG工艺通常采用后金属栅极工艺。在后金属栅极工艺中，通常采用虚拟栅极结构即伪栅极结构的多晶硅栅(Poly)即伪多晶硅栅(Dummy Poly)来形成器件的栅介质层、沟道区和源漏区，之后再进行金属栅的置换，即将伪栅极结构的多晶硅栅去除(Dummy polyremove，DPR)，再用金属填充多晶硅栅的去除区域形成金属栅。而在去除多晶硅栅之前，在多晶硅栅的顶部还形成有包括有氧化层的的硬质掩模层(Hard Mask，HM)，故在去除多晶硅栅之前需要将硬质掩模层的氧化层去除。另半导体衬底上的多晶硅栅的密度和尺寸往往不同，具体的，可参阅图1a，图1a为现有的栅极制造过程之一的器件结构示意图，如图1a所示半导体衬底100上包括空旷区110、孤立图形区(ISO)120和密集图形区(density)130，其器件密度逐渐增加。并伪多晶硅栅极结构包括栅介质层210、多晶硅栅220、以及第一氮化层231和第二氧化层232形成的硬质掩膜层230。并多晶硅栅包括大尺寸的多晶硅栅和小尺寸的多晶硅栅。

现有的去除硬质掩模层的氧化层的过程包括：步骤一、形成光刻胶310；步骤二、通过一道光刻工艺，将大块多晶硅栅上的光刻胶打开，如图1b所示的现有的栅极制造过程之一的器件结构示意图；步骤三、再通过一道光刻胶(PR)的回刻刻蚀(etch back，EB)即EB1，将其余多晶硅栅上的光刻胶也打开，这主要是为了克服大块多晶硅栅上的光刻胶负载(loading)，这时全部多晶硅栅已经打开，如图1c所示的现有的栅极制造过程之一的器件结构示意图；步骤四、再进行第二次回刻工艺即EB2，对硬质掩模层的第二氧化层232进行去除，如图1d所示的现有的栅极制造过程之一的器件结构示意图。如上所述在28nm HKMG工艺中，为避免在去除多晶硅栅的硬质掩模层的氧化层的过程中对有源区等其他区域造成损伤(damage)，会通过一道光刻胶，将其他区域保护起来，这里EB1后，要特别注意小块多晶硅栅上光刻胶的残余量，太高，易导致多晶硅栅上光刻胶没有完全打开，造成硬掩膜层不能完全去除；但过低的光刻胶，易导致多晶硅栅两侧有源区(AA)表面上的锗硅(SGe)甚至AA上没有光刻胶保护，最终会造成镍硅化物(Nisi)或SiGe damage，而致使ISO区域光刻胶厚度较薄从而引起干刻工艺过程中OX residue与SiGe film damage工艺窗口不足。这主要是由于光刻胶在不同区域的高度差引起的，如图1a所示光刻胶310在密集图形区(density)130高出伪栅极结构H1为110nm的距离，在空旷区110高出衬底h1为160nm的距离。且从密集图形区(density)130、孤立图形区(ISO)120至空旷区110光刻胶的顶部高度依次减小。

对此，现有技术的主要解决办法为尽量增加光刻胶厚度，以减小光刻胶填充的loading效应而弥补干刻工艺过程中OX residue与SiGe film damage工艺窗口不足的问题，但是实际产品显示由于ISO区域过大通过增厚光刻胶很难减小此问题。

发明内容