[发明专利]基于延时环冗余状态信息的高精度时间测量装置及方法

权利要求书

1.一种基于延时环冗余状态信息的高精度时间测量装置，其特征在于，包括延时环内插器、延时环逻辑门状态信息锁存模块、冗余状态信息时间序列存储模块以及测量数据统计分析模块，其中，

所述延时环内插器与延时环逻辑门状态信息锁存模块、冗余状态信息时间序列存储模块和高精度时钟相连，所述的延时环逻辑门状态信息锁存模块与延时环内插器、冗余状态信息时间序列存储模块和和高精度时钟相连，所述冗余状态信息时间序列存储模块与延时环内插器、延时环逻辑门状态信息锁存模块、测量数据统计分析模块以及高精度时钟相连，所述的测量数据统计分析模块与冗余状态信息时间序列存储模块、高精度时钟相连；

所述延时环内插器用于测量被测时间间隔，该延时环内插器包括两条并行且完全相同的第一延时环和第二延时环，所述第一延时环和第二延时环均由FPGA逻辑门单元组成，所述第一延时环用于输入被测时间的脉冲信号，所述第二延时环用于输入参考时钟；

所述延时环逻辑门状态信息锁存模块由延时环状态信息同步锁定电路组成，且该延时环状态信息同步锁定电路由参考时钟同步驱动，用于同步锁存所述第一延时环和第二延时环中相应延时单元处的冗余状态信息，并对该冗余状态信息进行编码，以获取冗余状态信息时间序列；

所述冗余状态信息时间序列存储模块包括测量数据编码电路和存储单元，所述测量数据编码电路用于根据所述延时环内插器的测量数据以及冗余状态信息时间序列对冗余状态信息时间序列进行自然二进制编码和编码校准，以获取特征时间序列，并存储于所述存储单元中；

所述测量数据统计分析模块根据所述延时环内插器的测量数据、特征时间序列以及所述延时环内插器的分辨率、冗余状态信息细分码元等效时间宽度计算时间测量结果。

2.根据权利要求1所述的一种基于延时环冗余状态信息的高精度时间测量装置，其特征在于，所述FPGA逻辑门单元中的FPGA逻辑门为具有进位链的逻辑门，所述FPGA逻辑门单元中的延时单元为多位加法器，每位加法器有设定的进位链资源。

3.根据权利要求1所述的一种基于延时环冗余状态信息的高精度时间测量装置，其特征在于，所述时间测量装置还包括高精度时钟，用于高精度参考时钟，同时，该参考时钟用于触发延时环状态信息同步锁定电路锁存所述第一延时环和第二延时环中相应延时单元处的冗余状态信息。

4.根据权利要求1所述的一种基于延时环冗余状态信息的高精度时间测量装置，其特征在于，所述测量数据编码电路包括地址编码器、自然二进制编码器、编码校准单元，所述地址编码器与所述存储单元双向数据交互，该地址编码器读取存储与所述存储单元中的延时环内插器的测量数据和冗余状态信息时间序列，并对延时环内插器的测量数据和冗余状态信息时间序列进行混合编码，确定存储地址，所述自然二进制编码器用于对冗余状态信息时间序列进行二进制编码，并将进行二进制编码后的冗余状态信息时间序列发送给编码校准单元进行校准，以生成特征时间序列，所述编码校准单元将特征时间序列存储到所述存储单元中。

5.根据权利要求4所述的一种基于延时环冗余状态信息的高精度时间测量装置，其特征在于，所述地址编码器为混合编码器，其根据所述延时环内插器测量数据得到存储地址高位，根据冗余状态信息时间序列的自然二进制编码得到存储地址低位。

6.根据权利要求1所述的一种基于延时环冗余状态信息的高精度时间测量装置，其特征在于，所述测量数据统计分析模块利用FPGA内核控制器根据冗余状态信息时间序列分析被测量时间间隔与冗余状态信息时间序列之间的统计规律，然后根据该统计规律生成特征时间序列以及该特征时间序列对应的码元等效时间宽度，最后根据延时环内插器测量分辨率和所述码元等效时间宽度实现二阶等效时间测量。

7.根据权利要求6所述的一种基于延时环冗余状态信息的高精度时间测量装置，其特征在于，采用Cortex-M3内核作为测量数据统计分析模块的核心控制器，且采用FPGA内部的APB总线实现Cortex-M3内核与延时环内插器、延时环逻辑门状态信息锁存模块以及冗余状态信息时间序列存储模块的数据交互。