[发明专利]一种新型并串转换电路

说明书

本发明涉及一种新型并串转换电路，属于高速串行接口技术领域，包括数据预处理电路、数据合成电路和驱动器电路，数据预处理电路发送经过预处理的N位数据Qsubgt;n/subgt;1、Qsubgt;n/subgt;2、...、Qsubgt;n/subgt;N‑1、Qsubgt;n/subgt;N给数据合成电路，并利用第N位经过预处理的数据的反向数据Qsubgt;n/subgt;NN与输入的N位并行数据Ssubgt;n/subgt;1、Ssubgt;n/subgt;2、...、Ssubgt;n/subgt;N‑1、Ssubgt;n/subgt;N做异或逻辑以及同或逻辑运算。本发明通过数据预处理电路以及驱动器电路代替了传统的并串转换方式，解决了在并串转换中面临的沟道电荷注入、时钟馈通及多相位时钟的问题。

技术领域

本发明涉及一种新型并串转换电路，属于高速串行接口技术领域。

背景技术

近些年来，集成电路行业的快速发展和信息技术的日益进步使得人们对数据处理的需求越来越大，作为信息载体的电子器件工作的速度也越来越快。芯片的主频已经达到几GHz甚至十几GHz，但芯片之间数据的传输速率却要低很多，所以片间数据传输速率成为制约芯片性能的主要因素。高速串行传输技术(SerDes)能够减少所需的信道和器件管脚数目，降低通信成本，提升信号传输速度。因此提高高速串行接口的传输速率至关重要，而并串转换技术是数据传输接口的主要技术。

在传统的并串转换方式中，树形结构并串转换方式会遭遇沟道电荷注入以及时钟馈通效应的影响，这些效应均会影响数据传输的准确性，导致误码率升高；并行结构并串转换方式需要提供大量的多相位时钟；移位寄存器型并串转换方式会面临对时钟速率要求高、功耗以及面积大的挑战。同时，这些结构均需要高输入带宽的驱动器来发送数据。

发明内容

本发明解决的技术问题是：克服现有技术的不足，提出一种新型并串转换电路，可实现避免沟道电荷注入、时钟馈通效应的影响，降低驱动器输入带宽需求，增强电路的驱动能力。

本发明解决技术的方案是：

一种新型并串转换电路，包括数据预处理电路、数据合成电路和驱动器电路，

数据预处理电路发送经过预处理的N位数据Q_n1、Q_n2、...、Q_nN-1、Q_nN给数据合成电路，并利用第N位经过预处理的数据的反向数据Q_nNN与输入的N位并行数据S_n1、S_n2、...、S_nN-1、S_nN做异或逻辑以及同或逻辑运算；

数据合成电路根据接收到的N位预处理数据Q_n-1N:1，利用相关数据合成结构，将其转换为两组差分并行数据信息E1、E1N、E2、E2N，其中一组差分数据信息E2、E2N相较另一组差分数据信息E1、E1N存在半个码元的延时；

驱动器电路接收两组差分数据信息E1、E1N、E2、E2N，对差分数据信息进行并串转换并转换为小摆幅信号并发送。

进一步的，数据预处理电路包括1个同或逻辑门、N-1个异或逻辑门、N个D触发器和一个非门，数据预处理电路接收N位并行数据S_n1、S_n2、...、S_nN-1、S_nN，输出N位并行数据Q_n1、Q_n2、...、Q_nN-1、Q_nN；

非门的输入连接第N个D触发器的输出Q_nNN，非门的输出连接同或逻辑门的第一个输入，同或逻辑门的第二个输入为第1位并行数据S_n1，同或逻辑门的输出为第1位预处理数据D_n1，同时该输出作为第1个异或逻辑门的第一个输入以及第1个D触发器的输入。