[发明专利]一种新型并串转换电路

权利要求书

1.一种新型并串转换电路，其特征在于，包括数据预处理电路、数据合成电路和驱动器电路，

数据预处理电路发送经过预处理的N位数据Q_n1、Q_n2、...、Q_nN-1、Q_nN给数据合成电路，并利用第N位经过预处理的数据的反向数据Q_nNN与输入的N位并行数据S_n1、S_n2、...、S_nN-1、S_nN做异或逻辑以及同或逻辑运算；

数据合成电路根据接收到的N位预处理数据Q_n-1N:1，利用相关数据合成结构，将其转换为两组差分并行数据信息E1、E1N、E2、E2N，其中一组差分数据信息E2、E2N相较另一组差分数据信息E1、E1N存在半个码元的延时；

驱动器电路接收两组差分数据信息E1、E1N、E2、E2N，对差分数据信息进行并串转换并转换为小摆幅信号并发送。

2.根据权利要求1所述的一种新型并串转换电路，其特征在于，数据预处理电路包括1个同或逻辑门、N-1个异或逻辑门、N个D触发器和一个非门，数据预处理电路接收N位并行数据S_n1、S_n2、...、S_nN-1、S_nN，输出N位并行数据Q_n1、Q_n2、...、Q_nN-1、Q_nN；

非门的输入连接第N个D触发器的输出Q_nNN，非门的输出连接同或逻辑门的第一个输入，同或逻辑门的第二个输入为第1位并行数据S_n1，同或逻辑门的输出为第1位预处理数据D_n1，同时该输出作为第1个异或逻辑门的第一个输入以及第1个D触发器的输入。

3.根据权利要求2所述的一种新型并串转换电路，其特征在于，D触发器时钟信号的输入均为CLK信号，第i个D触发器DFF的输出为Q_ni。

4.根据权利要求2所述的一种新型并串转换电路，其特征在于，D触发器为一个存储单元电路，在时钟上升沿到来时才被触发而动作，并根据输入信号改变输出状态。

5.根据权利要求1所述的一种新型并串转换电路，其特征在于，驱动器电路包括电流源I1、I2、I3、I4和I5，NMOS管M1、M2、M3、M4、M5和M6，电阻R1、R2，反相器N1、N2，

其中电流源I2、I3的电流值相等且为电流源I1的电流值的两倍；其中数据合成电路的输出差分输据信息E1连接着NMOS管M5的栅极，差分输据信息E1的反向信号E1N连接着NMOS管M6的栅极，数据合成电路的输出差分输据信息E2连接着NMOS管M1、M4的栅极，差分输据信息E2的反向信号E2N连接着NMOS管M2、M3的栅极。

6.根据权利要求1所述的一种新型并串转换电路，其特征在于，相关数据合成结构包括树形结构或者并行结构。

7.根据权利要求1所述的一种新型并串转换电路，其特征在于，异或逻辑以及同或逻辑运算，具体公式为：

8.根据权利要求5所述的一种新型并串转换电路，其特征在于，NMOS管M1的源极连接着NMOS管M2的源极以及NMOS管M5的漏级；NMOS管M3的源极连接着NMOS管M6的漏极、NMOS管M4的源极；NMOS管M5的漏极源极连接着电流源I1的正端以及NMOS管M6的漏极；电流源I1、I4、I5的负端连接着地电位GND，电流源I2、I3的正端连接着电源VDD。