[发明专利]一种用于交换芯片地址存储及查找的快速并行电路及方法

权利要求书

1.一种用于交换芯片地址存储及查找的快速并行电路，其特征在于，包括MAC地址获取模块、DPV获取模块、HASH模块、SRAM存储模块和地址比较模块；

MAC地址获取模块：从数据帧中读取源MAC地址或从全局寄存器中读出通过CPU配置的MAC地址，并输出至HASH模块和SRAM存储模块；

从数据帧中读取目的MAC地址，并输出至HASH模块和地址比较模块；

所述MAC地址获取模块≥3个，将MAC地址分成多路数据并行处理；

DPV获取模块：将源MAC地址或CPU配置MAC的交换端口记录为DPV向量，并输出至SRAM存储模块；

HASH模块：接收由MAC地址获取模块输入的源MAC地址或CPU配置MAC地址，进行HASH运算后，得到指示源MAC地址或CPU配置MAC地址在SRAM存储模块中存储位置的HASH映射地址，并输出至SRAM存储模块；接收由MAC地址获取模块输入的目的MAC地址，进行HASH运算后，得到指示目的MAC地址在SRAM存储模块中的存储位置的HASH映射地址，并输出至SRAM存储模块；

SRAM存储模块：接收由MAC地址获取模块输入的源MAC地址或CPU配置MAC地址，DPV获取模块输入的相应的DPV向量，和HASH模块输入的相应的HASH映射地址，并按照所述HASH映射地址，将源MAC地址或CPU配置MAC地址、DPV向量，以及条目状态共同存储为ATU条目；所述条目状态指示MAC地址老化时间；

接收HASH模块输入的目的MAC地址对应的HASH映射地址，并读取所述HASH映射地址指示的存储位置中存储的ATU条目MAC地址，将ATU条目MAC地址输出至地址比较模块；

接收地址比较模块输入的比较结果信号，根据比较结果信号读出该ATU条目MAC地址对应的DPV向量，进而根据该DPV向量得到对应发送端口，或进行泛洪；

所述SRAM存储模块为≥4个单端口同步SRAM，分别存储HASH运算后所得HASH映射地址相同的MAC地址；

地址比较模块：接收MAC地址获取模块输入的目的MAC地址，以及SRAM存储模块输入的ATU条目MAC地址后，将ATU条目MAC地址与目的MAC地址进行比较，将比较结果信号输出至SRAM存储模块。

2.根据权利要求1所述的一种用于交换芯片地址存储及查找的快速并行电路，其特征在于，MAC地址经过HASH运算后所得HASH映射地址为11bit。

3.根据权利要求1所述的一种用于交换芯片地址存储及查找的快速并行电路，其特征在于，所述单端口同步SRAM的存储宽度与ATU条目一致，存储深度为2048。

4.根据权利要求1所述的一种用于交换芯片地址存储及查找的快速并行电路，其特征在于，所述HASH模块由异或门和非门组成。

5.根据权利要求1所述的一种用于交换芯片地址存储及查找的快速并行电路，其特征在于，所述ATU条目包括48bit MAC地址，3bit条目状态和m个bit的DPV向量，其中m等于交换芯片的端口数。