[发明专利]存储器完整性性能增强系统和方法

说明书

存储器完整性性能增强系统和方法。写入请求使控制器电路将加密数据行和包括MAC数据和第一ECC数据部分的第一层元数据部分写入第一存储器电路部分，并且将第二ECC数据部分写入隔绝的第二存储器电路部分。读取请求使控制器电路从第一存储器电路部分读取加密数据行和第一层元数据部分。控制器电路使用包括在第一层元数据部分中的第一ECC数据部分来确定加密数据行中是否存在错误。如果未检测到错误，则控制器电路解密该数据行，并且使用包括在第一层元数据部分中的MAC数据验证该数据行。如果控制器电路在数据行中检测到错误，则从隔绝的第二存储器电路部分取出包含第二ECC数据部分的第二层元数据部分并纠正错误。

技术领域

本公开涉及存储器完整性，更具体而言，本公开涉及具有降低的开销需求的检错和纠错系统。

背景技术

云安全提供商（CSP）对在其平台上运行的客户工作负载使用加密隔离。为了满足云提供商的这些需求，已经实现了各种加密隔离方法，诸如安全存储器加密（SME）和安全加密虚拟化（SEV）。存储器完整性通过将加密消息认证码（MAC）与存储器中的每个数据行相关联来操作。当数据被写入存储器时会生成MAC，并且当从存储器中读取数据时会验证MAC。如果修改了数据，则无论是驻留在存储器中还是在存储器总线上转换时，MAC都将不匹配，并且导致检测到修改攻击（然后可以发出安全异常信号来通知软件攻击）。传统的完整性方法可能会遭受重大性能开销的影响，因为在每次访问时都必须加载与每个数据行相关联的MAC，并且取决于存储器访问的类型来验证/更新MAC。这种附加的访问会导致存储、性能和带宽开销。

附图说明

随着以下详细描述的进行，并且参考附图，所要求保护主题的各种实施例的特征和优点将变得显而易见，其中，相同的附图标记标明相同的部分，并且其中：

图1是根据本文中描述的至少一个实施例的例示性系统的框图，该例示性系统包括控制器电路和存储器电路，用于存储多个数据行132A-132n、多个第一层元数据134A-134n（每个均与多个数据行132A-132n中的对应一个相关联），以及多个第二层元数据142A-142n（每个均与多个数据行132A-132n中的对应一个相关联）；

图2A是根据本文中描述的至少一个实施例的使用10x4 DDR5存储器模块的例示性元数据配置；

图2B是根据本文中描述的至少一个实施例的使用9x4 DDR5存储器模块的另一个例示性元数据配置；

图2C是根据本文中描述的至少一个实施例的使用5x8 DDR5存储器模块的又另一个例示性元数据配置；

图3是根据本文中描述的至少一个实施例的提供各种元数据配置的比较的表；

图4是根据本文中描述的至少一个实施例的例示性方法的流程图，该例示性方法描绘了使用被存储为第一层元数据134并与数据行一起读取的第一ECC数据部分、以及作为第二层元数据142被存储在隔绝的存储器电路中并仅在控制器电路检测到错误时才读取的第二ECC数据部分的读取操作；

图5和以下讨论提供了根据本文中描述的至少一个实施例的对形成例示性的基于处理器的设备的组件的简要、一般描述，该例示性的基于处理器的设备能够使用诸如图1-4（上文）中详细描绘和描述的隔绝存储器来实现可扩缩存储器完整性和增强RAS系统；以及

图6是根据本文中描述的至少一个实施例的例示性存储器完整性性能增强方法的高级逻辑流程图。

尽管下面的具体实施方式将以参考例示性实施例继续进行，但是其许多替换方案、修改和变化对于本领域技术人员将是显而易见的。

具体实施方式