[发明专利]存储器完整性性能增强系统和方法在审
| 申请号: | 202011534760.2 | 申请日: | 2020-12-23 |
| 公开(公告)号: | CN113741801A | 公开(公告)日: | 2021-12-03 |
| 发明(设计)人: | S·什哈布拉;R·佩雷斯;陈星闵;M·佩迪雷迪 | 申请(专利权)人: | 英特尔公司 |
| 主分类号: | G06F3/06 | 分类号: | G06F3/06;G06F11/10;G06F21/78 |
| 代理公司: | 中国专利代理(香港)有限公司 72001 | 代理人: | 郭美琪;吕传奇 |
| 地址: | 美国加利*** | 国省代码: | 暂无信息 |
| 权利要求书: | 查看更多 | 说明书: | 查看更多 |
| 摘要: | |||
| 搜索关键词: | 存储器 完整性 性能 增强 系统 方法 | ||
1.一种数据存储系统,其包括:
存储器电路;
控制器电路,用于为存储在存储器电路中的多个数据行中的每一个:
生成元数据,所述元数据包括:
代表与相应数据行相关联的加密消息认证码的数据;以及
代表与相应数据行相关联的纠错码的数据,所述纠错码至少包括与相应数据行相关联的检错数据部分和与相应数据行相关联的纠错数据部分;以及
将所述元数据分配成存储在靠近存储器电路中相应数据行的第一存储器电路部分中的第一层元数据部分和存储在远离相应数据行的隔绝的第二存储器电路部分中的第二层元数据部分;
其中,第一层元数据部分至少包括与相应数据行相关联的检错数据部分和消息认证码;以及
其中,第二层元数据部分至少包括与相应数据行相关联的纠错数据部分的一部分。
2.根据权利要求1所述的数据存储系统,所述控制器电路进一步用于:
响应于接收到由处理器电路执行的应用程序所生成的读取操作:
从第一存储器电路部分检索所请求的数据行和第一层元数据部分;
使用包括在第一层元数据部分中并与所请求的数据行相关联的检错数据部分来确定所请求的数据行中是否存在错误。
3.根据权利要求2所述的数据存储系统,所述控制器电路进一步用于:
解密所请求的数据行;
响应于所请求的数据行中不存在错误,使用包括在第一层元数据部分中的消息认证码来验证所请求的数据行;以及
响应于对所请求的数据行的成功验证,将所请求的数据行转发到处理器电路。
4.根据权利要求2所述的数据存储系统,控制器电路进一步用于:
解密所请求的数据行;
使用包括在第一层元数据部分中的消息认证码来实行对所请求的数据行的验证;以及
响应于对所请求的数据行的不成功验证,生成安全异常。
5.根据权利要求2-4中任一项所述的数据存储系统,控制器电路进一步用于:
响应于所请求的数据行包含错误的确定,从隔绝的第二存储器部分检索第二层元数据部分;以及
使用包括在第二层元数据部分中的纠错数据部分来纠正所请求的数据行中的错误。
6.根据权利要求1-4中任一项所述的数据存储系统,其中,存储器电路的至少一部分包括高速缓冲存储器电路。
7.根据权利要求1-4中任一项所述的数据存储系统,其中,用以存储第一层元数据部分的第一存储器电路部分包括能够提供多达128位存储的存储器电路。
8.根据权利要求1-4中任一项所述的数据存储系统,其中,用以存储第二层元数据部分的隔绝的第二存储器电路部分包括能够提供多达64位存储的存储器电路。
9.一种数据存储方法,其包括:
由控制器电路为存储在存储器电路中的多个数据行中的每个相应一个生成元数据,所述元数据包括:
代表与相应数据行相关联的加密消息认证码(MAC)的数据;以及
代表与相应数据行相关联的纠错码(ECC)的数据,所述纠错码至少包括与相应数据行相关联的检错数据部分和与相应数据行相关联的纠错数据部分;以及
由控制器电路将所述元数据分配成存储在靠近相应数据行的第一存储器电路部分中的第一层元数据部分和存储在远离相应数据行的隔绝的第二存储器电路部分中的第二层元数据部分;
其中,第一层元数据部分至少包括与相应数据行相关联的元数据的检错数据部分和消息认证码;以及
其中,第二层元数据部分至少包括与相应数据行相关联的元数据的纠错数据部分的一部分。
该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于英特尔公司,未经英特尔公司许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服】
本文链接:http://www.vipzhuanli.com/pat/books/202011534760.2/1.html,转载请声明来源钻瓜专利网。





