[发明专利]64B/66B转换的serdes架构

说明书

本发明提供了一种64B/66B转换的serdes架构，包括XLGMII、PCS层和PMA层，配置所述PCS层和所述PMA层的接口位宽为66bit。本发明的64B/66B转换的serdes架构，64B/66B转换的serdes架构通过配置PCS及与PMA的接口数据宽度为66bit，减少了PCS内部时钟数量，有效降低PCS内部的工作频率和逻辑复杂度，降低了PCS内部数字设计的时序要求，可有效降低芯片设计成本，提高芯片性能及可靠性。

【技术领域】

本发明涉及及FPGA芯片的IP设计技术领域，尤其涉及一种64B/66B转换的serdes架构。

【背景技术】

高速串行收发器(High Speed Serial Transceiver)是当前包括现场可编程门阵列(Field Programmable Gate Array,FPGA)在内的高速芯片中的重要功能组成部分，由物理媒介适配层(Physical Medium Attachment，PMA)和物理编码子层(Physical CodingSub-layer，PCS)等IP组成。PCS支持灵活的Word Alignment功能；Channel Bonding：实现通道对齐，CTC(Clock Tolerance Compensation)：实现补偿发送时钟和接收时钟的微小频差等常见功能。

在serdes IP中，64B_66B编解码是需要支持的常见功能。现有技术中的架构，发送侧需要在发送变速盒tx_gear_box中通过tx buffer进行时钟频率切换，因时钟频率变快了，所以每33个时钟周期暂停一拍读操作，插入idle字节，以保证带宽匹配。之后将66bit数据整合为64bit数据，再删去idle字节，以适配PCS/PMA接口的要求。

接收侧与发送侧相反，在接收变速盒rx_gear_box中，先将64bit数据拼接为66bit数据，并写入rx buffer进行时钟域切换，由于切换到时钟频率较低的时钟域，所以每33个时钟周期暂停一拍写操作，从而保证接收通道带宽匹配。

此种结构中PCS与PMA接口是64bit(16bit、20bit，32bit，40bit)位宽，接口速率为高速差分线速率与位宽的比值，PCS内部处理包括两个时钟域，须要gear模块进行时钟域切换，数据重新整合，位宽转换，芯片设计复杂度相对较高。

【发明内容】

本发明的目的在于提供了一种64B/66B转换的serdes架构。

为达到上述目的，本发明提供一种64B/66B转换的serdes架构，包括XLGMII、PCS层和PMA层，配置所述PCS层和所述PMA层的接口位宽为66bit。

优选的，所述PCS层包括PCS发送装置，所述PCS发送装置包括编码模块和扰码模块，

所述编码模块，用于将所述XLGMII的接口数据编码为64B_66B块数据；

所述扰码模块，用于将所述64B_66B块数据进行扰码。

优选的，所述PMA层包括PMA发送装置。

优选的，所述PCS发送装置、PMA发送装置处于同一个时钟域。

优选的，所述PCS层包括PCS接收装置，所述PCS接收装置包括块同步模块、解扰码模块和解码模块，

所述块同步模块，用于根据块同步头信息对接收的64B_66B块数据进行同步界定；

所述解扰码模块，用于对所述64B_66B块数据进行解扰码；

所述解码模块，用于将所述解扰码后的64B_66B块数据进行解码并发送至所述XLGMII。

优选的，所述PMA层包括PMA接收装置。

优选的，所述PCS接收装置、PMA接收装置处于同一个时钟域。