[发明专利]一种可配置硬件IP电路结构

说明书

本发明公开一种可配置硬件IP电路结构，属于集成电路设计互连领域。所述可配置硬件IP电路结构给出了实现的架构，指出了通用帧结构，给出了可配置电路的结构。在实现多协议串行总线接口中，能起到关键的作用，通过使用这种架构，可将I2C、SPI、UART、I2S、AC97、PCM和IrDA实现在单独的可配置IP上，在实现过程中，需要考虑以下内容：协议分类、I/O端口需求、I/O端口属性、I/O Pad需求、帧格式和数据完整性检查。硬件复用技术是通过一系列的配置寄存器来实现的，这些寄存器可以根据协议规定的帧格式或引脚顺序来进行编程。

技术领域

本发明涉及集成电路设计互连技术领域，特别涉及一种可配置硬件IP电路结构。

背景技术

随着电子设计自动化技术的提高和大规模集成电路制造技术的发展，SoC芯片逐渐成为集成电路设计的主流发展方向。SoC可以有效地降低电子/信息系统芯片产品的开发成本，缩短产品上市周期，提高产品的竞争力。

单个芯片就能实现数据的采集、转换、存储、处理和I/O等多种功能，是目前工业界采用的最主要的产品开发方式。典型的SoC芯片包含CPU、存储设备、模拟模块和一些外围IP设备等部件；其中IP的种类和复杂度越来越大，加上通用接口的缺乏，使得SoC设计中IP的集成变得更加困难。一个典型的SoC芯片可以集成多种串行和音频接口，接口的种类和数量取决于SoC芯片要实现的功能和具体的应用场景。针对新的应用场景来说，每种应用场景都需要一组特定的串行接口来实现其功能。随着搭载SoC芯片的新产品不断地涌入市场，如何实现多种串行和音频协议接口的复用，快速开发新的SoC和升级现有产品变得越来越迫切，这些问题增加了设计开支和产品上市时间，如何应对日益复杂的应用程序和不断变化的客户需求，成为SoC设计者面临的一个挑战。

发明内容

本发明的目的在于提供一种可配置硬件IP电路结构，以解决背景技术中的问题。

为解决上述技术问题，本发明提供了一种可配置硬件IP电路结构，包括：

数据模块，包括数据发送通路和数据接收通路，实现发送、接收数据；

控制模块，包括可配置时钟和帧同步发生器，用于生成时钟和帧同步信号；

专用寄存器模块，使硬件在运行时可重新配置；

外部接口，包括与主机进行通信的总线接口、DMA接口、中断接口、FIFO接口和串行外设接口。

可选的，所述数据发送通路包括字节数据处理模块、数据存储和帧打包模块和比特数据处理模块；

所述字节数据处理模块包括数据对齐模块和字节调制模块；数据对齐模块用于进行数据填充、交换和数据完整性检查，其中数据完整性检查通过内部的CRC引擎和奇偶校验模块实现；针对需要进行字节调制的协议，通过字节调制模块来调制输入数据；

所述数据存储和帧打包模块由数据存储模块和帧打包模块组成；所述数据存储模块采用基于FIFO的内存单元，能够对连续的数据流进行处理；所述帧打包模块根据所配置的协议和帧结构来构造特定格式的帧，将输入数据进行串行处理；

所述比特数据处理模块对串行数据进行编码，并对其进行比特调制；其中比特调制的逻辑为调整输入数据流到所需的格式，比特调制的逻辑还实现碰撞检测功能。

可选的，所述数据接收通路包括比特数据处理和数据采集模块、帧解包模块和字节数据处理模块；

比特数据处理和数据采集模块接收输入串行数据，比特数据处理和数据采集模块在串行数据线接收数据，同步于采样时钟来采样数据；接着进行数据过滤和转化，之后分别传输给采样计数器、数据选择多路器模块和边沿检测模块，边沿检测模块检测数据线上的上升沿和下降沿；

所述帧解包模块进行接收协议帧的解析，对数据进行处理，并通过所述字节数据处理模块发给总线接口。

可选的，所述总线接口的可编程数据大小为4到32字节；数据路径信号和各自的发送/接收时钟相同步；控制信号跨越时钟边界时，通过适当的同步器来进行信号同步。