[发明专利]一种可配置硬件IP电路结构

权利要求书

1.一种可配置硬件IP电路结构，其特征在于，包括：

数据模块，包括数据发送通路和数据接收通路，实现发送、接收数据；

控制模块，包括可配置时钟和帧同步发生器，用于生成时钟和帧同步信号；

专用寄存器模块，使硬件在运行时可重新配置；

外部接口，包括与主机进行通信的总线接口、DMA接口、中断接口、FIFO接口和串行外设接口。

2.如权利要求1所述的可配置硬件IP电路结构，其特征在于，所述数据发送通路包括字节数据处理模块、数据存储和帧打包模块和比特数据处理模块；

所述字节数据处理模块包括数据对齐模块和字节调制模块；数据对齐模块用于进行数据填充、交换和数据完整性检查，其中数据完整性检查通过内部的CRC引擎和奇偶校验模块实现；针对需要进行字节调制的协议，通过字节调制模块来调制输入数据；

所述数据存储和帧打包模块由数据存储模块和帧打包模块组成；所述数据存储模块采用基于FIFO的内存单元，能够对连续的数据流进行处理；所述帧打包模块根据所配置的协议和帧结构来构造特定格式的帧，将输入数据进行串行处理；

所述比特数据处理模块对串行数据进行编码，并对其进行比特调制；其中比特调制的逻辑为调整输入数据流到所需的格式，比特调制的逻辑还实现碰撞检测功能。

3.如权利要求1所述的可配置硬件IP电路结构，其特征在于，所述数据接收通路包括比特数据处理和数据采集模块、帧解包模块和字节数据处理模块；

比特数据处理和数据采集模块接收输入串行数据，比特数据处理和数据采集模块在串行数据线接收数据，同步于采样时钟来采样数据；接着进行数据过滤和转化，之后分别传输给采样计数器、数据选择多路器模块和边沿检测模块，边沿检测模块检测数据线上的上升沿和下降沿；

所述帧解包模块进行接收协议帧的解析，对数据进行处理，并通过所述字节数据处理模块发给总线接口。

4.如权利要求1所述的可配置硬件IP电路结构，其特征在于，所述总线接口的可编程数据大小为4到32字节；数据路径信号和各自的发送/接收时钟相同步；控制信号跨越时钟边界时，通过适当的同步器来进行信号同步。

5.如权利要求1所述的可配置硬件IP电路结构，其特征在于，所述可配置硬件IP电路结构中，通过标准帧格式进行发送、接收数据，标准帧格式包含如下字段：前导码、开始字符、双数据、双数据确认信号、单数据、单数据确认信号、数据完整性检查和停止信号。

6.如权利要求1所述的可配置硬件IP电路结构，其特征在于，所述控制模块根据所配置协议的特性，生成输出时钟和帧同步信号。

7.如权利要求1所述的可配置硬件IP电路结构，其特征在于，所述专用寄存器模块使硬件在运行时可重新配置；所述专用寄存器模块具有时钟控制、串行外设控制、发送接收控制、帧同步控制、调制/解调控制、帧格式控制、数据完整性控制、中断和DMA控制、测试序列发生器控制和调试功能。

8.如权利要求1所述的可配置硬件IP电路结构，其特征在于，所述串行外设接口包括SDX串行数据发送线、SDR串行数据接收线、FSYNCX帧同步发送端口、FSYNCR帧同步接收端口、CLKX发送时钟线和CLKR接收时钟线。

9.如权利要求1所述的可配置硬件IP电路结构，其特征在于，所述外部接口包含一个可配置时钟发生器，支持各种不同的串行时钟；在串行外设接口和FIFO接口上提供loopback功能，且提供DMA接口和中断接口用于和外部主机接口进行通信。

10.如权利要求1-9任一项所述的可配置硬件IP电路结构，其特征在于，所述可配置硬件IP电路结构是软件可配置的，基于对专用寄存器模块的配置来产生串行协议；能够实现如下4种功能级别的配置：引脚/接口配置、协议配置、时钟配置和指定功能配置；4种功能级别是相互独立的，使用4种功能级别能够灵活的编码任意协议或者指定功能。