[发明专利]存储器的制作方法

说明书

本发明提供了一种存储器的制作方法。该制作方法包括以下步骤：提供衬底，衬底上具有双堆叠结构，双堆叠结构中具有贯穿至衬底的多个沟道孔阵列，各沟道孔阵列包括多排沿第一方向分布的沟道孔；位于沟道孔阵列中部的任意一排沟道孔作为待刻蚀沟道孔列，减薄待刻蚀沟道孔列中间隔各沟道孔的双堆叠结构，形成顶部选择栅开口；在沟道孔中形成沟道结构，并在顶部选择栅开口中形成顶部选择栅切线。通过将形成顶部选择栅切线的步骤移到形成贯穿双堆叠结构的沟道孔的之后，避免了形成顶部选择栅切线的工艺对形成沟道孔的工艺的影响，从而避免了沟道孔变形或倾斜，提高了器件的产率。

技术领域

本发明涉及半导体技术领域，具体而言，涉及一种存储器的制作方法。

背景技术

为了不断提高存储器密度容量，并且缩小存储器关键尺寸具有一定物理限制，因此，很多存储器设计与生产厂商改变了传统的2D集成模式，采用三维堆叠技术提高NAND闪存存储器的存储密度。

在目前3D NAND存储器中，通常采用垂直堆叠多层数据存储单元的方式，实现堆叠式的3D NAND存储器结构。为了得到上述堆叠式的3D NAND存储器结构，需要在硅衬底上形成牺牲层和隔离层交替层叠的堆叠结构，并对堆叠结构刻蚀形成沟道(Channel Hole，CH)，在沟道中形成存储结构后，在堆叠结构中形成栅极隔槽(Gate Line Slit，GLS)，然后去除牺牲层以填充与存储结构接触的栅极。

随着垂直堆叠层数的逐渐增加，不仅难以保证堆叠结构的厚度精确性和均匀性，且高深宽比沟道的刻蚀难度也逐渐提升，从而易产生沟道扩孔(bowing)、歪斜(twisting)等问题。为了解决上述问题，现有技术中提出了双次堆叠技术(double stacking)，即分为两次沉积堆叠结构与沟道，由于每一次沉积的堆叠结构的层数相比于单次堆叠少，而且刻蚀沟道的深度较浅，从而有利于良率的提升。

目前，在64层的3D NAND存储器中，通常在相邻两个栅极隔槽之间设置9行沟道，这9行沟道对应于一个顶部选择栅极(Top Select Gate，TSG)，称为“9孔沟道阵列(9HoleArray Channel Hole)”。在9孔沟道阵列中，通常顶部选择栅极通过1个顶部选择栅切线(Top Select Gate Cut，TSG Cut)而被分割为两部分，顶部选择栅切线一般由绝缘的氧化物材料形成，以作为顶部选择栅极的阻挡沟道使用。

然而，上述顶部选择栅切线形成于上沟道通孔(Up Channel Hole，UCH)之前，形成顶部选择栅切线的工艺会导致衬底中的应力分布不均，从而导致衬底及其上的堆叠结构变形，进而会导致形成的上沟道通孔变形或倾斜，最终会影响导致器件性能，导致产率降低。

发明内容

本发明的主要目的在于提供一种存储器的制作方法，以解决现有技术中存储器的制作工艺导致产率较低的问题。

为了实现上述目的，本发明提供了一种存储器的制作方法，包括以下步骤：提供衬底，衬底上具有双堆叠结构，双堆叠结构中具有贯穿至衬底的多个沟道孔阵列，各沟道孔阵列包括多排沿第一方向分布的沟道孔；位于沟道孔阵列中部的任意一排沟道孔作为待刻蚀沟道孔列，减薄待刻蚀沟道孔列中间隔各沟道孔的双堆叠结构，形成顶部选择栅开口；在沟道孔中形成沟道结构，并在顶部选择栅开口中形成顶部选择栅切线。

进一步地，沟道孔阵列包括N排沟道孔，当N为奇数时，待刻蚀沟道孔列为第/2排沟道孔；当N为偶数时，待刻蚀沟道孔列为第N/2排或第N/2+1排沟道孔。