[发明专利]一种基于并行路径的强臂锁存电压比较器

权利要求书

1.一种基于并行路径的强臂锁存电压比较器，其特征在于包括：并行多路径输入模块、再生锁存模块以及主时钟控制模块；

所述并行多路径输入模块包括同向并行多路径输入模块以及反向并行多路径输入模块用于输入差分对信号；

所述同向并行多路径输入模块包括第一同向输入晶体管以及至少一个并行同向输入晶体管组，所述第一正向输入晶体管与所述至少一个并行正向输入晶体管组相连接，并且分别与所述差分对信号中的正向信号的正向输入端以及所述再生锁存器连接；所述反向并行多路径输入模块包括第一反向输入晶体管以及至少一个并行反向输入晶体管组，所述第一反向输入晶体管与所述至少一个并行反向输入晶体管组相连接，并且分别与所述差分对信号中的反向信号的反向输入端以及所述再生锁存器连接；

所述主时钟控制模块用于输入主时钟信号，所述再生锁存模块用于锁存再生以及所述差分对信号的输出。

2.根据权利要求1所述的基于并行路径的强臂锁存电压比较器，其特征在于，所述主时钟控制模块包括，第一主时钟控制晶体管、第二主时钟控制晶体管以及第三主时钟控制晶体管。

3.根据权利要求2所述的基于并行路径的强臂锁存电压比较器，其特征在于，所述再生锁存模块包括，第一锁存晶体管、第二锁存晶体管、第三锁存晶体管以及第四锁存晶体管。

4.根据权利要求3所述的基于并行路径的强臂锁存电压比较器，其特征在于，

所述并行同向输入晶体管组包括一个并行同向输入晶体管以及一个并行同向控制晶体管，所述并行反向输入晶体管组包括一个并行反向输入晶体管以及一个并行反向控制晶体管；

其中所述并行同向控制晶体管以及所述并行反向控制晶体管用于对辅助时钟信号进行输入。

5.根据权利要求4所述的基于并行路径的强臂锁存电压比较器，其特征在于，

所述并行同向输入晶体管的栅极与同向输入端连接，所述并行同向输入晶体管的源级与所述第一同向输入晶体管的源级以及所述第三主时钟控制晶体管的漏极连接，所述并行同向输入晶体管的漏极与所述并行同向控制晶体管的源级连接，所述并行同向控制晶体管的栅极与辅助时钟输入端连接，所述并行同向控制晶体管的漏极与所述第一锁存晶体管的漏极、所述第二锁存晶体管的漏极、所述第一主时钟控制晶体管的漏极、所述第三锁存晶体管的栅极、第四锁存晶体管的栅极连接以及正向输出节点连接；

所述并行反向输入晶体管的栅极与反向输入端连接，所述并行反向输入晶体管的源级与所述第一反向输入晶体管的源级以及所述第三主时钟控制晶体管的漏极连接，所述并行反向输入晶体管的漏极与所述并行反向控制晶体管的源级连接；所述并行反向控制晶体管的栅极与辅助时钟输入端连接，所述并行反向控制晶体管的漏极与所述第三锁存晶体管的漏极、所述第四锁存晶体管的漏极、所述第二主时钟控制晶体管的漏极、第一锁存晶体管的栅极、第二锁存晶体管的栅极连接以及反向输出节点连接；

所述第一同向输入晶体管的栅极与所述同向输入端连接，所述第一同向输入晶体管的漏极与所述第一锁存晶体管的源级连接；所述第一反向输入晶体管的栅极与所述反向输入端连接，所述第一反向输入晶体管的漏极与所述第三锁存晶体管的源级连接；

所述第二锁存晶体管的源级与外部电源以及所述第一主时钟控制晶体管的源级连接，所述第四锁存晶体管的源级与所述外部电源以及所述第二主时钟控制晶体管的源级连接；

所述第一主时钟控制晶体管的栅极、所述第二主时钟控制晶体管的栅极以及所述第三主时钟控制晶体管栅极与辅助时钟输入端连接，所述第三主时钟控制晶体管的源级接地。

6.根据权利要求1所述的基于并行路径的强臂锁存电压比较器，其特征在于，

所述至少一个并行同向输入晶体管组的数量与所述至少一个并行反向输入晶体管组的数量相同，所述数量根据所述差分对信号的大小进行设置。

7.根据权利要求4所述的基于并行路径的强臂锁存电压比较器，其特征在于，

所述辅助时钟信号的脉冲时长根据所述强臂锁存电压比较器的最坏时长进行设置。

8.根据权利要求4所述的基于并行路径的强臂锁存电压比较器，其特征在于，

所述第一主时钟控制晶体管、第二主时钟控制晶体管、第三锁存晶体管以及第四锁存晶体管为相同类型的晶体管，所述第一锁存晶体管、第二锁存晶体管、第一同向输入晶体管、第一反向输入晶体管、并行同向输入晶体管、并行同向控制晶体管、并行反向输入晶体管、并行反向控制晶体管以及第三主时钟控制晶体管为与所述第一时钟控制晶体管互补类型的晶体管。