[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，形成方法包括：提供衬底；在所述衬底内形成阱区；形成所述阱区后，在所述衬底上形成沟道层；刻蚀所述沟道层以及部分厚度的衬底，形成凸出于剩余衬底的鳍部。本发明在形成所述阱区之后，形成所述沟道层，也就是说，所述阱区中的阱区离子未掺杂至所述沟道层中，相应的，在刻蚀所述沟道层时，可以减小或避免所述阱区离子对所述沟道层的刻蚀速率的影响，相应有利于提高对所述沟道层的刻蚀速率均一性，从而有利于降低刻蚀后剩余沟道层的表面粗糙度，即降低鳍部中的沟道层表面粗糙度，进而提高半导体结构的性能。

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生。

因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。

为解决上述问题，本发明实施例提供一种半导体结构，包括：衬底；鳍部，位于所述衬底上，所述鳍部包括底部鳍部层、以及位于所述底部鳍部层顶部的沟道层，所述底部鳍部层和所述衬底相连；阱区，位于所述衬底和底部鳍部层内。

相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底内形成阱区；形成所述阱区后，在所述衬底上形成沟道层；刻蚀所述沟道层以及部分厚度的衬底，形成凸出于剩余衬底的鳍部。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例提供一种半导体结构，鳍部包括底部鳍部层、以及位于所述底部鳍部层顶部的沟道层，所述底部鳍部层和衬底为一体结构，阱区位于所述衬底和底部鳍部层内；在所述半导体结构的形成过程中，通过刻蚀的方式形成所述鳍部，其中，所述阱区仅位于衬底和底部鳍部层内，也就是说，所述阱区中的阱区离子未掺杂至所述沟道层中，相应的，在形成所述鳍部的刻蚀工艺过程中，可以减小或避免所述阱区离子对所述沟道层所对应膜层的被刻蚀速率的影响，相应有利于提高对所述沟道层所对应膜层的刻蚀速率均一性，从而有利于降低所述鳍部中的沟道层的表面粗糙度，进而提高半导体结构的性能。

本发明实施例提供的形成方法中，在衬底内形成有阱区之后，在所述衬底上形成沟道层，随后刻蚀所述沟道层、以及部分厚度的衬底，形成凸出于剩余衬底的鳍部；由于在形成所述阱区之后形成所述沟道层，因此，所述阱区中的阱区离子并非经由所述沟道层被掺杂至衬底中，也就是说，所述阱区中的阱区离子未掺杂至所述沟道层中，相应的，在刻蚀所述沟道层时，可以减小或避免所述阱区离子对所述沟道层的被刻蚀速率的影响，相应有利于提高对所述沟道层的刻蚀速率均一性，从而有利于降低刻蚀后剩余沟道层的表面粗糙度，即降低鳍部中的沟道层表面粗糙度，进而提高半导体结构的性能。

附图说明

图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；

图6是本发明半导体结构一实施例的结构示意图；

图7至图15是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；