[发明专利]一种三维存算电路结构及其制备方法

说明书

本发明公开了一种三维存算电路结构及其制备方法，包括：制备第一半导体结构，作为第一逻辑层；在第一绝缘层上键合第一材料层；并对第一材料层进行第一减薄处理和第一表面处理，形成第一衬底层；在第一衬底层上低温制造若干第一低温MOS晶体管，并在若干第一低温MOS晶体管上形成第二绝缘层，形成第二半导体结构，作为存储层；重复上述制备第二半导体结构的操作，形成第三半导体结构，作为第二逻辑层；在第一绝缘层、第二半导体结构和第三半导体结构中开设通孔，形成互连层，以将第一半导体结构、第二半导体结构和第三半导体结构互连；其中，存储层完成存储功能，第二逻辑层完成逻辑计算功能。本发明可以实现高精度、高效能3D存算单元电路集成，大幅提升内部带宽，提升存算效率和性能。

技术领域

本发明涉及半导体技术领域，具体涉及一种三维存算电路结构及其制备方法。

背景技术

随着CMOS集成电路微缩持续发展，同时，基于CMOS集成电路的微系统集成也从三维封装、系统级封装、多芯片三维系统集成向单芯片三维集成方向发展，以持续减少微系统体积、电路延迟和电路功耗，大幅提升系统性能。

同时未来集成电路系统结构中，突破逻辑与存储单元之间的“存储墙”瓶颈，发展近存计算、存内计算或存算一体技术，成为突破传统冯诺依曼限制，大幅提升性能的趋势。

在电路中利用3D集成技术将存储部分垂直叠加在逻辑部分之上，形成3D存算芯片或电路，可以大幅减少存储和逻辑之间的连线距离，降低时延，极大提升访存带宽，从而大幅提升近存计算或存内计算的效率和性能，并降低整体功耗。

现有的存算电路的设计方法是分别制作完存储和逻辑芯片或电路之后，利用基于TSV技术的3D-SiP、3D-SIC、3D-SoC方法，形成3D的存算芯片或电路。

这些方法的缺点是受制于TSV的尺寸，存储与逻辑部分之间的互连通道在数微米或几十微米级，因此大幅限制了3D垂直互连的效率和带宽，带宽在数十到数百Gb/mm²之间，并且在制造过程中已制备的存储或逻辑芯片厚度需要极端减薄(从数百微米到几十微米)，将带来严重的工艺可靠性问题。

发明内容

本发明的目的是通过以下技术方案实现的。

为了克服现有存储与逻辑部分之间的互连通道限制了3D垂直互连的效率和带宽，并且在制造过程中已制备的存储或逻辑芯片厚度需要极端减薄，将带来严重的工艺可靠性问题的技术问题，本发明提供一种三维存算电路结构及其制备方法。

本发明所述的三维存算电路结构的制备方法，包括以下步骤：

制备第一半导体结构，作为第一逻辑层；其中，所述第一半导体结构包括若干MOS晶体管，以及形成在若干所述MOS晶体管上的第一绝缘层；

在所述第一绝缘层上键合第一材料层；并对所述第一材料层进行第一减薄处理和第一表面处理，形成第一衬底层；

在所述第一衬底层上低温制造若干第一低温MOS晶体管，并在若干所述第一低温MOS晶体管上形成第二绝缘层，形成第二半导体结构，作为存储层；

在所述第二绝缘层上键合第二材料层；并对所述第二材料层进行第二减薄处理和第二表面处理，形成第二衬底层；

在所述第二衬底层上低温制造若干第二低温MOS晶体管，并在若干所述第二低温MOS晶体管上形成第三绝缘层，形成第三半导体结构，作为第二逻辑层；

在所述第一绝缘层、第二半导体结构和第三半导体结构中开设通孔，并在所述通孔内沉积金属，形成互连层，以将所述第一半导体结构、第二半导体结构和第三半导体结构互连；

其中，所述存储层用于完成存储功能，所述第二逻辑层用于完成逻辑计算功能。