[发明专利]一种三维存算电路结构及其制备方法

权利要求书

1.一种三维存算电路结构的制备方法，其特征在于，包括以下步骤：

制备第一半导体结构，作为第一逻辑层；其中，所述第一半导体结构包括若干MOS晶体管，以及形成在若干所述MOS晶体管上的第一绝缘层；

在所述第一绝缘层上键合第一材料层；并对所述第一材料层进行第一减薄处理和第一表面处理，形成第一衬底层；

在所述第一衬底层上低温制造若干第一低温MOS晶体管，并在若干所述第一低温MOS晶体管上形成第二绝缘层，形成第二半导体结构，作为存储层；

在所述第二绝缘层上键合第二材料层；并对所述第二材料层进行第二减薄处理和第二表面处理，形成第二衬底层；

在所述第二衬底层上低温制造若干第二低温MOS晶体管，并在若干所述第二低温MOS晶体管上形成第三绝缘层，形成第三半导体结构，作为第二逻辑层；

在所述第一绝缘层、第二半导体结构和第三半导体结构中开设通孔，并在所述通孔内沉积金属，形成互连层，以将所述第一半导体结构、第二半导体结构和第三半导体结构互连；

其中，所述存储层用于完成存储功能，所述第二逻辑层用于完成逻辑计算功能。

2.根据权利要求1所述的三维存算电路结构的制备方法，其特征在于，所述MOS晶体管为CMOS晶体管；所述第一低温MOS晶体管为浮栅型CMOS晶体管，第二低温MOS晶体管为HKMG型CMOS晶体管；所述第一材料层和第二材料层为单晶硅片、单晶锗片或SOI衬底中的任意一种。

3.根据权利要求1所述的三维存算电路结构的制备方法，其特征在于，采用硅硅直接键合工艺、金属表面键合工艺、聚合物黏结层键合工艺或共晶键合工艺中的任意一种，在所述第一绝缘层上键合所述第一材料层，以及在所述第二绝缘层上键合所述第二材料层。

4.根据权利要求3所述的三维存算电路结构的制备方法，其特征在于，采用所述硅硅直接键合工艺，在所述第一绝缘层上键合所述第一材料层的步骤包括：

对所述第一绝缘层的表面依次进行平坦化处理和清洗处理；并在所述第一绝缘层表面保留一层单层水分子；

对所述第一材料层表面进行氧化处理，形成氧化面；

将所述第一材料层通过所述氧化面倒置在保留有所述水分子的第一绝缘层表面上；并将所述氧化面与第一绝缘层表面以面对面的形式，进行低温键合处理；

对已形成的结构进行退火处理，以实现将所述第一材料层与所述第一绝缘层键合互连。

5.根据权利要求4所述的三维存算电路结构的制备方法，其特征在于，在形成所述氧化面后，并在将所述第一材料层倒置在所述第一绝缘层表面前；对所述氧化面和第一绝缘层的表面进行等离子体活化处理。

6.根据权利要求4所述的三维存算电路结构的制备方法，其特征在于，在将所述氧化面与第一绝缘层表面进行低温键合处理中，在所述第一材料层的表面进行机械施压处理。

7.根据权利要求1所述的三维存算电路结构的制备方法，其特征在于，所述第一绝缘层、第二绝缘层和第三绝缘层为SiO₂、Si₃N₄或SiN中的任意一种，所述第一绝缘层、第二绝缘层和第三绝缘层的层厚为300nm至3μm。

8.根据权利要求1所述的三维存算电路结构的制备方法，其特征在于，低温制造所述第一低温MOS晶体管和第二低温MOS晶体管的温度为T；其中，0T500℃。

9.根据权利要求1所述的三维存算电路结构的制备方法，其特征在于，低温制造所述第一低温MOS晶体管的步骤包括：

在所述第一衬底层上低温制造有源区；

在所述有源区上低温制造牺牲栅；并在所述牺牲栅两侧的有源区内形成源漏延伸区，以及在所述牺牲栅的侧壁上形成侧墙；

在所述牺牲栅两侧的有源区内进行源漏掺杂，形成源/漏区；

在已形成的结构上沉积氧化介质层，并对所述氧化介质层进行第二平坦化处理，直至露出所述牺牲栅的顶部；

进行替代栅处理，并形成若干所述第一低温MOS晶体管的金属接触。