[发明专利]一种基于FPGA和高精度延时芯片的数字信号延时方法

说明书

本发明公开了一种基于FPGA和高精度延时芯片的数字信号延时方法，该方法首先利用用户设置的延时时长T、延时后输出脉冲的宽度Tw和测量得到的输入信号相对于FPGA时钟的时间值T1计算数字信号前沿或后沿的延时参数；之后利用延时参数，对数字信号进行延时处理；最后通过逻辑运算合成经过延时处理的信号前沿和后沿，获得延时和宽度均精确可调的输出脉冲。本发明公开的数字信号延时方法，利用FPGA和高精度延时芯片，采用粗延时结合中延时和细延时的数字信号延时方式，有效降低了信号延时抖动，提高了延时分辨率，本发明公开的方法的多数功能在一片芯片内完成，硬件电路简单可靠，集程度高，有效降低了延时误差。

技术领域

本发明属于电子学技术领域，尤其涉及一种基于FPGA和高精度延时芯片的数字信号延时方法。

背景技术

在现代的大型物理实验中，各电子学设备和仪器一般都利用电脉冲触发信号来进行启停，或者在试验中利用脉冲触发信号触发试验设备的某项功能。图1为现有的典型大型物理试验的装置结构示意图，从图中可以看出各设备或仪器的位置摆放不同，除此之外由于各设备实现的功能和仪器设备启停时序要求也不同，因此对输入设备或仪器的电脉冲触发信号的时间和宽度的要求也有所不同。在一些有较高要求的实验中，设备和仪器不仅要求触发信号的时间和宽度的分辨率达到10ps级，而且还对电脉冲触发信号的抖动和上升时间也有严格要求。为解决上述问题，在大型物理实验的触发系统往往采用高精度延时仪器对各电子学设备和仪器的触发信号分别进行延时和宽度设置。

传统的基于模拟时间-幅度变换器(TAC)和模拟游标卡尺的延时仪器由于电路复杂、集成度低、成本高昂、功耗较高，已逐渐被数字延时仪所取代。

现有的数字延时方法有以下两类：第一类是采用高精度延时芯片实现延时，由于该方法中不对信号进行粗延时处理，其延时的动态范围取决于延时芯片，一般延时芯片的动态范围只有几个微秒。因此虽然这种方法的延时分辨可达10ps级，但其延时动态范围却只有几个微秒，达不到大型物理实验的要求；

第二类是采用现场可编程逻辑门阵列(FPGA)芯片构建粗计数器实现延时，这种方法的延时动态范围较大，可以满足实验要求，但由于其延时的分辨能力由粗计数器的时钟周期决定，时钟周期往往是纳秒级，因此这种方法的分辨能力却只有纳秒级。

因此，亟需一种数字信号延时方法，该方法能够实现ps级的延时分辨及大动态范围的时间延时，并能够降低延时抖动。

发明内容

有鉴于此，本发明提供一种基于FPGA和高精度延时芯片的数字信号延时方法。

为达此目的，本发明采用以下技术方案：一种基于FPGA和高精度延时芯片的数字信号延时方法，所述方法包括以下步骤：

S1：用户根据需求设置输入信号的延时时长T与延时后输出脉冲的宽度Tw；

S2：利用TDC测量输入信号相对于FPGA时钟的时间值T1；

S3：利用参数T、Tw和T1分别计算数字信号前沿或后沿的延时参数；

S4：利用步骤S3中计算的延时参数，对数字信号前沿和后沿进行延时处理；

S5：通过逻辑运算合成经过延时处理的信号前沿和后沿，获得延时和宽度均精确可调的输出脉冲。

优选的，所述步骤S1中参数T和Tw满足如下关系：T＜Tclk×(2ⁿ-1)，T+Tw＜Tclk×(2ⁿ-1)，其中，n为粗计数器的位数，Tclk为粗延时器的延时时钟周期。

优选的，上述步骤S2中的时间-数字变换器(TDC)为FPGA内构建的TDC和FPGA芯片外的专用TDC芯片中的任意一种。

优选的，上述步骤S3中信号前沿延时参数与参数T和T1相关，后沿延时参数与参数T、Tw和T1均相关。