[发明专利]半导体器件

说明书

本发明公开了一种半导体器件。所述半导体器件包括：半导体衬底；设于所述半导体衬底一侧的第一阱区；设于所述第一阱区内的器件区；贯穿所述半导体衬底和所述第一阱区的硅通孔结构，所述硅通孔结构包括导电层以及环绕所述导电层设置的绝缘层；以及，设于所述第一阱区内，且隔开所述器件区与所述硅通孔结构的第二阱区，所述第一阱区与所述第二阱区的导电类型不同。本发明能够减小硅通孔结构处的寄生电容在相邻器件电气测量中的影响，从而减小电气测量误差。

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体器件。

背景技术

TSV(Through Silicon Via，硅通孔)结构可以贯穿晶圆背面的衬底，实现垂直电气互联，是3D堆叠集成和3D封装中的关键技术。硅通孔结构主要包括贯穿衬底的导电层以及环绕导电层设置的绝缘层，绝缘层用于将导电层与衬底进行隔离。

但是，衬底中一般会形成阱区，硅通孔结构中的导电层、绝缘层与硅通孔结构所在的阱区会形成环绕硅通孔结构的寄生电容，在对硅通孔结构相邻的器件进行电气测量时，硅通孔结构处的寄生电容会导致测量出现较大误差，例如，在测量MOS电容时，MOS管内部栅氧化层和栅极与衬底间形成栅氧电容C_ox，测试信号施加在栅极和衬底上时，硅通孔结构处的寄生电容C_tsv会与栅氧电容C_ox并联，使测试栅氧电容值偏大，从而使测得的栅氧化层厚度变薄，出现误差。

发明内容

本发明提供一种半导体器件，能够减小硅通孔结构处的寄生电容在相邻器件电气测量中的影响，从而减小测量误差。

本发明提供了一种半导体器件，包括：

半导体衬底；

设于所述半导体衬底一侧的第一阱区；

设于所述第一阱区内的器件区；

贯穿所述半导体衬底和所述第一阱区的硅通孔结构，所述硅通孔结构包括导电层以及环绕所述导电层设置的绝缘层；以及，

设于所述第一阱区内，且隔开所述器件区与所述硅通孔结构的第二阱区，所述第一阱区与所述第二阱区的导电类型不同。

进一步优选的，所述第一阱区为P型阱区，所述第二阱区为N型阱区，所述第一阱区与所述第二阱区交界处形成PN结构。

进一步优选的，所述第二阱区环绕所述硅通孔结构设置。

进一步优选的，所述半导体器件还包括位于所述第一阱区内且设置于所述第二阱区之上的隔离层，所述隔离层与所述第二阱区一起隔开所述器件区与所述硅通孔结构。

进一步优选的，所述器件区包括位于所述第一阱区内且间隔设置的源极区和漏极区，位于所述源极区和漏极区之间的第一阱区上的栅极氧化层，以及位于所述栅极氧化层上的栅极；

所述栅极与所述硅通孔结构中的所述导电层电性连接。

进一步优选的，所述第一阱区为P型阱区，所述源极区和所述漏极区为N型掺杂区。

进一步优选的，所述半导体器件还包括位于所述第一阱区内且包围所述器件区的第三阱区，所述第三阱区与所述第一阱区的导电类型不同。

进一步优选的，所述第一阱区为P型阱区，所述第三阱区为N型阱区，所述源极区和所述漏极区为N型掺杂区。

进一步优选的，所述器件区还包括位于所述源级区背离所述漏极区一侧且与所述源极区间隔设置的第一掺杂区，以及位于所述漏极区背离所述源极区一侧且与所述漏极区间隔设置的第二掺杂区；

所述第一掺杂区、所述第二掺杂区与所述源极区的导电类型相同。