[发明专利]一种3D NAND存储器件及其制造方法

说明书

本发明提供一种3D NAND存储器件及其制造方法，包括：提供衬底，衬底上形成有栅极层和绝缘层交替层叠的堆叠层，以及贯穿堆叠层的栅线缝隙，栅线缝隙暴露的衬底中形成有阵列共源掺杂区；在栅线缝隙中填充介质层，介质层中形成有间隙，间隙为真空状态；从衬底的背面形成阵列共源掺杂区的接触。这样，由于栅线缝隙中填充的介质层内形成有间隙，且间隙内为真空状态，使得介质层的击穿电压较大，从而减小相邻栅极之间的漏电风险。同时由于从衬底的背面形成阵列共源掺杂区的接触，无需在高深宽比的栅线缝隙中形成阵列共源掺杂区的接触，栅线缝隙中只需要填充隔离栅极的介质层，从而能够缩小栅线缝隙的特征尺寸。

技术领域

本发明涉及半导体器件及其制造领域，特别涉及一种3D NAND存储器件及其制造方法。

背景技术

NAND存储器件是具有功耗低、质量轻且性能佳的非易失存储产品，在电子产品中得到了广泛的应用。平面结构的NAND器件已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D NAND存储器件。

在3D NAND存储器的制造工艺中，先在衬底上形成绝缘层和牺牲层的堆叠层，在堆叠层中形成沟道孔，在沟道孔中形成沟道层；而后，在堆叠层中形成栅线缝隙(gate lineslit)，在栅线缝隙暴露的衬底中形成阵列共源掺杂区(array common source，ACS)；之后，在栅线缝隙中形成阵列共源掺杂区的接触。

显然，为了减小相邻栅极之间的漏电风险，难以缩小栅线缝隙的特征尺寸(critical dimension)。

发明内容

有鉴于此，本发明的目的在于提供一种3D NAND存储器件及其制造方法，减小相邻栅极之间的漏电风险，缩小栅线缝隙的特征尺寸。

为实现上述目的，本发明有如下技术方案：

一种3D NAND存储器件的制造方法，包括：

提供衬底，所述衬底上形成有栅极层和绝缘层交替层叠的堆叠层，以及贯穿所述堆叠层的栅线缝隙，所述栅线缝隙暴露的衬底中形成有阵列共源掺杂区；

在所述栅线缝隙中填充介质层，所述介质层中形成有间隙，所述间隙为真空状态；

从所述衬底的背面形成所述阵列共源掺杂区的接触。

可选的，所述介质层包括第一介质层和第二介质层；

则所述在所述栅线缝隙中填充介质层，所述介质层中形成有间隙，包括：

在所述栅线缝隙暴露的表面上形成第一介质层；

在所述栅线缝隙中填充第二介质层，所述第二介质层中形成有间隙。

可选的，所述第二介质层的材料根据所述堆叠层的翘曲度确定。

可选的，所述在所述栅线缝隙暴露的表面上形成第一介质层包括：

在45℃～55℃条件下，利用原子层沉积方法在所述栅线缝隙暴露的表面上形成第一介质层。

可选的，所述第一介质层和所述第二介质层为相同的材料。

可选的，所述栅线缝隙侧壁的栅极层具有缺口，所述缺口和相邻的绝缘层形成沟槽；

所述在所述栅线缝隙的暴露的表面上形成第一介质层，包括：

在所述沟槽内填充第一介质层。

一种3D NAND存储器件，包括：

衬底；

所述衬底上形成有栅极层和绝缘层交替层叠的堆叠层，以及贯穿所述堆叠层的栅线缝隙，所述栅线缝隙暴露的衬底中形成有阵列共源掺杂区；