[发明专利]时钟占空比校准电路及方法、正交相位校准电路及方法

说明书

本发明的实施例公开了一种时钟占空比校准电路及方法、正交相位校准电路及方法，涉及集成电路技术领域，能够节省芯片面积，且不会增加电路设计的复杂度。所述时钟占空比校准电路用于对差分时钟信号进行校准，包括开关切换电路、时间数字转换器和数字状态机，差分时钟信号中的第一时钟信号经第一脉冲宽度调节电路连接开关切换电路的一个输入端，差分时钟信号中的第二时钟信号经第二脉冲宽度调节电路连接开关切换电路的另一个输入端；开关切换电路的输出端经时间数字转换器连接数字状态机的输入端，数字状态机的输出端连接第一至第二脉冲宽度调节电路的控制端。本发明适用于节省芯片面积的场合。

技术领域

本发明涉及集成电路技术领域，尤其涉及一种时钟占空比校准电路及方法、正交相位校准电路及方法。

背景技术

时钟在芯片的信号处理中有着不可替代的作用，时钟的品质是决定芯片性能和稳定性的重要因素之一。随着芯片系统复杂度和时钟频率的提高，时钟占空比校准电路(Duty-Cycle Corrector，DCC)的作用也显得愈发重要。在一个时钟周期中，高电平相对于一个时钟周期所占的比例，称之为占空比，一个理想时钟的占空比为50％，实际电路设计中，由于存在各种非理性因素，会导致占空比失真，偏离50％的比例，DCC是一种能够将失真的占空比重新校准为50％的电路。在诸如高速数字接口(Serdes)、无线收发机(WirelessTransceiver)、模拟数字转换器(Analog-to-digital converter，ADC)等电路系统中，都有时钟占空比校准电路的需求。

图1为现有技术中一种典型结构的时钟占空比校准电路。CKP、CKN是待校准的输入时钟(差分时钟信号)，分别经过反相器A和低通滤波器R1-C1、以及反相器B和低通滤波器R2-C2之后，得到直流电压V_outp、V_outn，通过比较器来比较出V_outp和V_outn的电平高低，比较器的输出结果送给一个数字状态机(Finite State Machine，FSM)，数字状态机控制反相器A和反相器B的驱动能力来改变输出的时钟占空比。

图2为图1所示电路在不同时钟占空比下的电路状态示意图。当输入的时钟CKP、CKN为50％的占空比时，如图2中(a)所示，经过滤波器输出的直流电压V_outp＝V_outn＝Vdd/2，此时比较器的输出就会在高电平和低电平之间来回切换，数字状态机的输出不做任何改变，即可维持50％的时钟占空比输出。

如图2中(b)所示，当输入的时钟CKP、CKN为大于50％的占空比时，经过滤波器输出的直流电压V_outp＜V_outn，比较器的输出为低电平，那么数字状态机会根据比较器的输出，减弱反相器A下拉的驱动能力，减弱反相器B上拉的驱动能力，从而调整占空比，直到V_outp和V_outn的电平接近相等。如图2中(d)所示，当V_outp和V_outn的电平接近相等时，即可认为占空比已经校正回50％。

如图2中(c)所示，当输入的时钟CKP、CKN为小于50％的占空比时，经过滤波器输出的直流电压V_outp＞V_outn，比较器的输出为高电平，那么数字状态机会根据比较器的输出，减弱反相器A上拉的驱动能力，减弱反相器B下拉的驱动能力，直到V_outp和V_outn的电平接近相等。

发明人在研究过程中发现，现有的时钟占空比校准技术存在以下问题：

(1)如图1所示，需要通过低通滤波器来获取到一个直流电平，即需要低通滤波器的极点频率比较低，才能得到一个比较平滑的直流电平V_outp和V_outn，否则V_outp和V_outn就会存在比较大的电压纹波，使得校准不准确。因为低通滤波器所需的极点频率比较低，那么就需要比较大的电阻R1、R2或者比较大的电容C1、C2，这就会浪费比较大的芯片面积；

(2)现有的时钟占空比校准技术中有用到比较器电路，通常比较器电路都存在着失调的问题，如果需要得到较为准确的校准结果，那么必须先对比较器进行校准，这就需要引入额外的电路设计，增加了电路设计的复杂度。

发明内容