[发明专利]一种应用于深亚微米级电路静电防护的可控硅器件

说明书

本发明涉及可控硅静电保护技术领域，具体涉及一种应用于深亚微米级电路静电防护的可控硅器件。该结构中，N型阱区中的上部并排设置有第一N型重掺杂区和第一P型重掺杂区，以形成第一空白掺杂区；P型阱区中的上部并排设置有第二N型重掺杂区和第二P型重掺杂区，以形成第二空白掺杂区；多晶硅与第一空白掺杂区存在重合区域，且覆盖第二空白掺杂区的顶部；硅化物阻隔层与第一P型重掺杂区存在重合区域，并与多晶硅存在重合区域，还覆盖第二空白掺杂区的顶部中多晶硅未覆盖区域。本发明利用硅化物阻挡层良好的限流能力，提高了SCR泄放静电电流的能力，并且使SCR具备较低维持电压，满足了深亚微米级电路静电放电保护要求。

技术领域

本发明涉及可控硅静电保护技术领域，具体涉及一种应用于深亚微米级电路静电防护的可控硅器件。

背景技术

静电在自然界时刻都存在，当芯片的外部环境或者芯片内部累积的静电荷，通过芯片的管脚流入或流出芯片内部时，瞬间产生的电流(峰值可达数安培)或电压，损坏集成电路，使芯片功能失效。有效的ESD(Electron Static Discharge，静电放电)使防护器件能在静电事件中快速开启并泄放安培级别电流，同时箍位端口或者电源/地之间的电压至核心电路击穿电压以下，达到保护核心电路不受静电损伤的目的，而在电路正常工作时，ESD防护器件必须处于关闭状态，不影响电路的功能。

随着半导体行业的发展，SOI(Silicon-On-Insulator，硅技术)工艺越来越成熟，SOI器件被广泛应用在各领域。由于SOI工艺自身固有限制，SOI静电保护一直是SOI器件生产应用中不可忽视的重要部分。随着关键尺寸的减小，核心电路能工作电压越来越小，直到0.18μm 3.3V工艺，NMOS器件还适用于ESD防护设计，但进入0.18μm 1.8V或者0.13μm甚至纳米级工艺后，NMOS器件的开启电压特性已经不能满足ESD防护设计需求了。

为了获得足够低的开启电压器件，目前大量使用SCR(Silicon ControlledRectifier，可控硅器件)可控硅结构对集成电路进行静电保护。SCR的开启电压决定于N型阱区和P型阱区之间的PN结的击穿电压，一旦NPN或者PNP两个管子中一个开启，NPN和PNP管的正反馈机制即可提供闩锁的维持电流，从而使SCR工作在一个较低的维持电压下，正反馈机制引发的闩锁效应使SCR具有良好的抗静电能力，但也将SCR的维持电压箍定在一个比较低的电压值。因此，可控硅SCR是理想的静电保护器件，但由于其自身的特点，器件仍然具有高开启电压、低维持电压等不尽完美之处。

本领域中，通常把0.35μm至0.8μm称为亚微米级，0.25um及其以下称为深亚微米，0.05um及其以下称为纳米级。深亚微米级电路由于自身特性，在进行ESD电流泄放时，需要SCR的维持电压保持在较低的水平。

因此，如何使SCR满足深亚微米级电路静电放电保护要求，是目前亟需解决的技术问题。

发明内容

本发明的目的是提供一种应用于深亚微米级电路静电防护的可控硅器件，以使SCR满足深亚微米级电路静电放电保护要求。

为实现上述目的，本发明实施例提供了一种应用于深亚微米级电路静电防护的可控硅器件，包括：叠放设置的硅化物阻隔层、多晶硅、硅膜层、埋氧层和硅衬底层；

所述硅膜层中沿左右方向相邻设置有N型阱区和P型阱区；

所述N型阱区中的上部并排设置有第一N型重掺杂区和第一P型重掺杂区，以在所述N型阱区中靠近所述P型阱区的一角形成第一空白掺杂区；

所述P型阱区中的上部并排设置有第二N型重掺杂区和第二P型重掺杂区，以在所述P型阱区中靠近所述N型阱区的一角形成第二空白掺杂区；

所述多晶硅与所述第一空白掺杂区存在重合区域，且覆盖所述第二空白掺杂区的顶部；