[发明专利]埋阻金属箔

说明书

本发明涉及印制板技术领域，公开了一种埋阻金属箔，其中，埋阻金属箔包括导电层、至少两层电阻层以及多个导电凸起，通过在与导电层相邻的电阻层的一面或者在靠近电阻层的导电层的一面上设置多个间隔分布的导电凸起，以使得导电凸起位于电阻层和导电层之间，避免了现有技术中由于表面粗糙度不均匀的铜箔直接与电阻层接触而导致电阻层不均匀，造成电阻层各个不同区域的阻值不均匀的问题，以降低电阻层的不同位置的电阻值的差异，进而便于设计高精度的隐埋电阻；另外，通过设置电阻率均不同的多层电阻层，以便于设计具有不同电阻值的隐埋电阻。

技术领域

本发明涉及印制板技术领域，特别是涉及一种埋阻金属箔。

背景技术

目前，随着电子产品小型化的发展趋势，对电子产品的封装密度和体积提出了更高的要求，而将电阻等无源器件隐埋到印制板中是一种减小电子产品尺寸的有效手段。

如图1所示，其是现有的带隐埋电阻的印制板的局部结构示意图，在现有的带隐埋电阻的印制板中，铜箔层10覆盖在电阻层20上，并且铜箔层10与电阻层20紧密贴合，其中，铜箔层10用于制作电路图形。为了保证铜箔层10与电阻层20之间紧密连接，通常将铜箔层10与电阻层20相连接的那一面设置为具有一定的粗糙度，但该铜箔层10的粗糙度在微观条件下是不均匀的，从而导致电阻层20靠近铜箔层10的表面粗糙度不均匀，严重影响了隐埋电阻设计精度。

发明内容

本发明实施例的目的是提供一种埋阻金属箔、印制板以及埋阻金属箔的制备方法，其能够降低电阻层的各个区域中单位面积的电阻值的差异，进而便于设计高精度的隐埋电阻。

为了解决上述技术问题，本发明实施例提供一种埋阻金属箔，包括导电层、至少两层电阻层以及多个导电凸起；所述导电层与至少两层所述电阻层依次层叠设置；

多个所述导电凸起间隔分布于至少两层所述电阻层中靠近所述导电层的电阻层的一面或分布于导电层靠近电阻层的一面上，且所述导电层覆盖多个所述导电凸起；其中，每一所述电阻层的电阻率均不同。

作为优选方案，多个所述导电凸起为第一金属颗粒和/或由多个第二金属颗粒组成的颗粒团簇。

作为优选方案，多个所述导电凸起均匀分布在所述电阻层或导电层上。

作为优选方案，所述导电凸起的厚度为0.5微米至20微米。

作为优选方案，所述电阻层包括镍、铬、铂、钯、钛中的任意一种金属，或者包括镍、铬、铂、钯、钛、硅、磷中至少两种组合的合金。

作为优选方案，所述电阻层的厚度为20～200nm。

作为优选方案，所述导电层的导电率为任意一层所述电阻层的2～1000倍。

作为优选方案，所述导电层的厚度为2微米至20微米。

作为优选方案，所述导电层包括铝、银、铜、金中的任意一种或多种。

作为优选方案，所述埋阻金属箔还包括载体介质，所述导电层、所述至少两层电阻层和所述载体介质依次层叠设置。

实施本发明实施例，具有如下有益效果：

本发明实施例提供了一种埋阻金属箔，其中，埋阻金属箔包括导电层、至少两层电阻层以及多个导电凸起，导电层与至少两层电阻层依次层叠设置，多个所述导电凸起间隔分布于电阻层与导电层之间，避免了现有技术中由于表面粗糙度不均匀的铜箔直接与电阻层接触而导致电阻层不均匀，造成电阻层阻值不均匀的问题，以降低电阻层的不同区域的电阻值的差异，进而便于设计高精度的隐埋电阻；另外，通过设置电阻率均不同的多层电阻层，以便于设计具有不同电阻值的隐埋电阻。

附图说明

图1是现有的带隐埋电阻的印制板的局部结构示意图；

图2是本发明实施例一中的埋阻金属箔的结构示意图；