[发明专利]用于40纳米5V-CMOS电路的ESD防护装置

说明书

本发明公开了一种用于40纳米5V‑CMOS电路的ESD防护装置，包括：P型衬底，P型衬底上设置有相邻的N阱和P阱；其中，N阱内从左至右依次设有第一N+注入区、第一浅沟槽隔离区以及第一P+注入区；N阱和P阱之间跨接有第二P+注入区，第一P+注入区和第二P+注入区之间的表面设有第一栅氧化层区；P阱内从左至右依次设有第二N+注入区、第三N+注入区、第二浅沟槽隔离区以及第三P+注入区，第二N+注入区与第三N+注入区之间的表面设有第二栅氧化层区；第二P+注入区与第二N+注入区之间设有第三浅沟槽隔离区。本发明提供的ESD防护装置降低了器件触发电压，提高了维持电压，克服了传统LVTSCR器件结构的闩锁和潜在失效问题，同时优化了器件的过冲电压特性。

技术领域

本发明属于半导体集成电路技术领域，具体涉及一种用于40纳米5V-CMOS电路的ESD防护装置。

背景技术

随着集成电路制造工艺尺寸的缩小和电路复杂度的提升，静电放电(ESD)成为芯片可靠性方面不容忽视的问题。在众多ESD防护器件中，可控硅(SCR)具有最高的单位面积利用率，被广泛应用于ESD防护领域。普通SCR依靠N阱与P阱之间的反向PN结雪崩击穿来触发。在40nm CMOS工艺中，SCR的触发电压远高于该工艺下栅氧化层的击穿电压。SCR完全导通后，其维持电压将达到2V左右，导致器件在工作时会出现闩锁现象。

为了降低SCR的触发电压，传统的方法通常采用低压触发的SCR(Low-VoltageTriggered SCR，简称LVTSCR)结构来实现。例如，现有技术一提供的一种双触发LVTSCR结构及其电路，其通过添加串联的二极管并使其位于两个不同的支路，当双触发LVTSCR电路的阳极有正的ESD脉冲时形成两条通路使大部分ESD电流迅速从SCR泄放掉，从而使SCR器件具备更低的触发电压。现有技术二提供的一种具有低触发电压强鲁棒性的LVTSCR器件，通过在跨接在P阱区域的注入区下方注入了一层浓剂量的ESD注入层，有效提高了PN结浓度，降低了PN结的击穿电压，从而降低了LVTSCR器件的触发电压，提高了器件响应速度。

然而，上述现有的LVTSCR结构均存在维持电压过低的问题，其在用于ESD防护时会出现闩锁现象和潜在失效问题；若采用增加器件横向尺寸的方法以满足ESD设计窗口时，又会严重浪费版图面积。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种用于40纳米5V-CMOS电路的ESD防护装置。本发明要解决的技术问题通过以下技术方案实现：

一种用于40纳米5V-CMOS电路的ESD防护装置，包括：P型衬底，所述P型衬底上设置有相邻的N阱和P阱；其中，

所述N阱内从左至右依次设有第一N+注入区、第一浅沟槽隔离区以及第一P+注入区；

所述N阱和所述P阱之间跨接有第二P+注入区，所述第一P+注入区和所述第二P+注入区之间的表面设有第一栅氧化层区；

所述P阱内从左至右依次设有第二N+注入区、第三N+注入区、第二浅沟槽隔离区以及第三P+注入区，所述第二N+注入区与所述第三N+注入区之间的表面设有第二栅氧化层区；

所述第二P+注入区与所述第二N+注入区之间设有第三浅沟槽隔离区。

在本发明的一个实施例中，所述第二P+注入区的中心轴与所述N阱和所述P阱的连接处对齐。

在本发明的一个实施例中，所述P型衬底上还包括第四浅沟槽隔离区、第五浅沟槽隔离区、第四P+注入区、第六浅沟槽隔离区，所述第四浅沟槽隔离区跨接在所述P型衬底和所述N阱之间，所述第五浅沟槽隔离区跨接在所述P阱和所述P型衬底之间，所述第四P+注入区设置于所述第五浅沟槽隔离区和所述第六浅沟槽隔离区之间。

在本发明的一个实施例中，所述第三浅沟槽隔离区的宽度可调节。