[发明专利]用于40纳米5V-CMOS电路的ESD防护装置

权利要求书

1.一种用于40纳米5V-CMOS电路的ESD防护装置，其特征在于，包括：P型衬底(10)，所述P型衬底(10)上设置有相邻的N阱(20)和P阱(30)；其中，

所述N阱(20)内从左至右依次设有第一N+注入区(21)、第一浅沟槽隔离区(S1)以及第一P+注入区(22)；

所述N阱(20)和所述P阱(30)之间跨接有第二P+注入区(24)，所述第一P+注入区(22)和所述第二P+注入区(24)之间的表面设有第一栅氧化层区(23)；

所述P阱(30)内从左至右依次设有第二N+注入区(31)、第三N+注入区(32)、第二浅沟槽隔离区(S2)以及第三P+注入区(33)，所述第二N+注入区(31)与所述第三N+注入区(32)之间的表面设有第二栅氧化层区(34)；

所述第二P+注入区(24)与所述第二N+注入区(31)之间设有第三浅沟槽隔离区(S3)。

2.根据权利要求1所述的用于40纳米5V-CMOS电路的ESD防护装置，其特征在于，所述第二P+注入区(24)的中心轴与所述N阱(20)和所述P阱(30)的连接处对齐。

3.根据权利要求1所述的用于40纳米5V-CMOS电路的ESD防护装置，其特征在于，所述P型衬底(10)上还包括第四浅沟槽隔离区(S4)、第五浅沟槽隔离区(S5)、第四P+注入区(11)、第六浅沟槽隔离区(S6)，所述第四浅沟槽隔离区(S4)跨接在所述P型衬底(10)和所述N阱(20)之间，所述第五浅沟槽隔离区(S5)跨接在所述P阱(30)和所述P型衬底(10)之间，所述第四P+注入区(11)设置于所述第五浅沟槽隔离区(S5)和所述第六浅沟槽隔离区(S6)之间。

4.根据权利要求1所述的用于40纳米5V-CMOS电路的ESD防护装置，其特征在于，所述第三浅沟槽隔离区(S3)的宽度可调节。

5.根据权利要求3所述的用于40纳米5V-CMOS电路的ESD防护装置，其特征在于，所述第一浅沟槽隔离区(S1)、所述第二浅沟槽隔离区(S2)、所述第四浅沟槽隔离区(S4)、所述第五浅沟槽隔离区(S5)以及所述第六浅沟槽隔离区(S6)的宽度相等。

6.根据权利要求1所述的用于40纳米5V-CMOS电路的ESD防护装置，其特征在于，所述第一N+注入区(21)、所述第一P+注入区(22)以及所述第一栅氧化层区(23)连接并作为器件的阳极，所述第三N+注入区(32)与所述第四P+注入区(11)连接并作为器件的阴极。

7.根据权利要求1所述的用于40纳米5V-CMOS电路的ESD防护装置，其特征在于，所述第二P+注入区(24)与所述第二N+注入区(31)连接。

8.根据权利要求1所述的用于40纳米5V-CMOS电路的ESD防护装置，其特征在于，所述第二栅氧化层区(34)与所述第三P+注入区(33)连接。