[发明专利]一种卷积神经网络计算优化的硬件加速装置

说明书

本发明公开了一种卷积神经网络计算优化的硬件加速装置，包括参数存储模块、调度控制模块、多个加速核模块，各所述加速核模块包括输入图像缓存单元、权重缓存单元、去零处理单元、乘累加运算阵列单元、修正线性单元和输出图像缓存单元。本发明能够保持流水、并行的简单硬件结构，通过去除输入特征图的零值，降低计算量，提升硬件加速性能；并且保持卷积神经网络算法的原始结构，不需要卷积神经网络算法做额外的降低计算量的优化，避免出现网络运算的不规则性，适合各种卷积神经网络算法的硬件加速。

技术领域

本申请属于计算机技术领域，具体涉及一种卷积神经网络计算优化的硬件加速装置。

背景技术

近年来，深度神经网络的相关算法已经大规模运用于图像处理、音频处理等领域中，对世界经济和社会活动产生了重大影响。深度卷积神经网络技术在许多机器学习领域受到广泛关注，相比传统机器学习算法有更高的精度，而且能够实现超越人类的准确性。

通常卷积神经网络层数越深推理的结果就越准确。但与此同时，网络越深意味着所消耗的计算资源也就越多。在卷积神经网络结构中，层内计算是独立不相关的，而层间计算类似于流水线结构，使用通用处理器实现效率不高。由于卷积神经网络的特殊计算模式，特别适合硬件加速实现。

深度神经网络具有高精确度的优势，但是有着其庞大计算量的缺点，因此如何减少卷神经网络计算量一直是人工智能领域的热门研究方向。如何在兼容更多深度神经网络算法的前提下，同时不增加额外的预处理，保持流水、并行的简单结构，降低计算量，是目前硬件加速的难点。

发明内容

本申请的目的在于提供一种卷积神经网络计算优化的硬件加速装置，显著减少卷积计算量，提升硬件加速性能。

为实现上述目的，本申请所采取的技术方案为：

一种卷积神经网络计算优化的硬件加速装置，所述卷积神经网络计算优化的硬件加速装置包括参数存储模块、调度控制模块、多个加速核模块，各所述加速核模块包括输入图像缓存单元、权重缓存单元、去零处理单元、乘累加运算阵列单元、修正线性单元和输出图像缓存单元，其中：

所述参数存储模块，用于缓存待加速的卷积神经网络及其对应的卷积核；

所述调度控制模块，用于控制多个加速核模块的均衡计算，检测空闲的加速核模块，将待处理的输入特征图数据分配给空闲的加速核模块；

所述输入图像缓存单元，用于接收输入加速核模块的输入特征图数据并缓存；

所述权重缓存单元，用于接收所述参数存储模块输出的卷积核并缓存；

所述去零处理单元，用于去除所述输入特征图数据中的零值；

所述乘累加运算阵列单元，用于卷积核中的权重数据和去零后的输入特征图数据之间的乘累加运算，输出卷积运算结果；

所述修正线性单元，用于将所述卷积运算结果中的负数修正为零值，得到修正结果；

所述输出图像缓存单元，用于缓存修正结果作为输出特征图数据，所述输出特征图数据作为下一层卷积运算的输入特征图数据。

作为优选，所述加速核模块进行的乘累加运算一次可直接处理的最大数据量为：对大小为C*R*N的输入特征图，大小为W*H*N*M的卷积核进行卷积运算；其中，C表示图像的宽度，R表示图像的高度，N表示通道数，W表示卷积核的宽，H表示卷积核的高，M表示卷积核组数。

作为优选，所述输入图像缓存单元为用于缓存输入特征图数据的第一随机存储器，第一随机存储器中共有C*R个地址空间，第一随机存储器中每个地址空间存储一个像素点的N个通道数的数据。

作为优选，所述权重缓存单元为用于缓存权重数据的第二随机存储器，第二随机存储器中共有W*H*N个地址空间，第二随机存储器中每个地址空间存储一个点的M组卷积核的权重数据。