[发明专利]时序逻辑的综合方法及装置、设备、存储介质

说明书

本申请实施例公开了一种时序逻辑的综合方法及装置、设备和存储介质，其中，所述方法包括：将芯片中功能模块对应的寄存器转换级电路转换为逻辑库网表；所述逻辑库网表中包括多个逻辑器件的描述信息；根据所述描述信息，将所述逻辑库网表映射为工艺库网表；所述工艺库网表中包括时钟脉冲发生器，以及与所述时钟脉冲发生器连接的锁存器。

技术领域

本申请实施例涉及电子技术，涉及但不限于一种时序逻辑的综合方法及装置、设备、存储介质。

背景技术

在集成电路设计流程中，大多使用RTL(Register Transfer Level，寄存器转换级逻辑电路)的硬件描述语言(例如常见的Verilog HDL硬件描述语言)来描述集成电路。然后利用上述硬件描述语言经过EDA(Electronic Design Automation，电气设计自动化)工具(例如Verilog模拟器)完成功能验证后所产生的硬件描述语言码，在指定的限制参数的条件下进行“最佳化合成动作”，进而产生出符合限制参数的电路描述。其中会涉及到一系列的逻辑综合过程，即将电路的行为级描述，特别是RTL级描述转化成为门级表达的过程。

因此，在优化时序逻辑的过程中，如何将原始电路转化成具有更高时序性能的门级表达，成为本领域技术人员亟待解决的问题。

发明内容

有鉴于此，本申请实施例提供一种时序逻辑的综合方法及装置、设备、存储介质。

本申请实施例的技术方案是这样实现的：

第一方面，本申请实施例提供一种时序逻辑的综合方法，所述方法包括：

将芯片中功能模块对应的寄存器转换级电路转换为逻辑库网表；所述逻辑库网表中包括多个逻辑器件的描述信息；

根据所述描述信息，将所述逻辑库网表映射为工艺库网表；所述工艺库网表中包括时钟脉冲发生器，以及与所述时钟脉冲发生器连接的锁存器。

第二方面，本申请实施例提供一种时序逻辑的综合装置，所述装置包括：

转换单元，用于将芯片中功能模块对应的寄存器转换级电路转换为逻辑库网表；所述逻辑库网表中包括多个逻辑器件的描述信息；

映射单元，用于根据所述描述信息，将所述逻辑库网表映射为工艺库网表；所述工艺库网表中包括时钟脉冲发生器，以及与所述时钟脉冲发生器连接的锁存器。

第三方面，本申请实施例提供一种电子设备，包括存储器和处理器，所述存储器存储有可在处理器上运行的计算机程序，所述处理器执行所述程序时实现上述时序逻辑的综合方法中的步骤。

第四方面，本申请实施例提供一种计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现上述时序逻辑的综合方法中的步骤。

本申请实施例提供一种时序逻辑的综合方法及装置、设备、存储介质，通过将芯片中功能模块对应的寄存器转换级电路转换为逻辑库网表；所述逻辑库网表中包括多个逻辑器件的描述信息；根据所述描述信息，将所述逻辑库网表映射为工艺库网表；所述工艺库网表中包括时钟脉冲发生器，以及与所述时钟脉冲发生器连接的锁存器，如此，能够合理利用锁存器在提高芯片性能方面的优势进行时序逻辑综合，从而使得性能在芯片设计中达到最优化。

附图说明

图1为本申请实施例时序逻辑的综合方法的实现流程示意图一；

图2为本申请实施例时序逻辑的综合方法的实现流程示意图二；

图3为本申请实施例时序逻辑的综合方法的实现流程示意图三；

图4A为本申请实施例逻辑库网表中逻辑器件的管脚描述示意图；

图4B为相关技术中逻辑库网表映射到工艺库网表后的门级器件的连接关系示意图；