[发明专利]使用与或非门及或与非门的触发器电路及多位触发器电路

说明书

一种使用与或非门及或与非门的触发器电路包括：多路复用器单元，具有在第一信号与第二信号之间进行选择的多路复用器；主单元，具有两个或与非门，其中第一或与非门耦合在第一节点(N1)与第三节点(N3)之间，第二或与非门耦合在第二节点(N2)与第四节点(N4)之间；从单元，具有两个与或非门，其中第一与或非门耦合在第三节点(N3)与第五节点(N5)之间，第二与或非门耦合在第四节点(N4)与第六节点(N6)之间；以及时钟，用于控制所述两个与或非门及所述两个或与非门，所述时钟连接到第一与或非门及第二与或非门以及第一或与非门及第二或与非门。

技术领域

本发明的实施例涉及一种使用与或非门及或与非门的触发器电路及多位触发器电路。

背景技术

传统的触发器(flip-flop)使用由一个或多个缓冲电路进行的时钟反相。因此，在时钟路径上存在较多消耗功率的装置。此外，传统触发器中的传输门通常占据集成电路的相对大的面积，这可能需要分配集成电路(integrated circuit，IC)的有价值的基板面(real estate)且继而增加IC的设计复杂性。

发明内容

本发明的实施例提供一种使用与或非(AOI)门及或与非(OAI)门的触发器电路，其特征在于，所述电路包括：多路复用器单元，具有在第一信号与第二信号之间进行选择的多路复用器；主单元，具有两个或与非(OAI)门，其中所述两个或与非(OAI)门中的第一或与非门耦合在第一节点(N1)与第三节点(N3)之间，所述两个或与非(OAI)门中的第二或与非门耦合在第二节点(N2)与第四节点(N4)之间；从单元，具有两个与或非(AOI)门，其中所述两个与或非(AOI)门中的第一与或非门耦合在所述第三节点(N3)与第五节点(N5)之间，所述两个与或非(AOI)门中的第二与或非门耦合在所述第四节点(N4)与第六节点(N6)之间；以及时钟，用于控制所述两个与或非门及所述两个或与非门，其中所述时钟连接到所述第一与或非门及所述第二与或非门以及所述第一或与非门及所述第二或与非门。

此外，本发明的其他实施例提供一种使用与或非(AOI)门及或与非(OAI)门的触发器电路，其特征在于，所述电路包括：多路复用器单元，具有在第一信号与第二信号之间进行选择的多路复用器；主单元，具有两个与或非(AOI)门，其中所述两个与或非(AOI)门中的第一与或非门耦合在第一节点(N1)与第三节点(N3)之间，所述两个与或非(AOI)门中的第二与或非门耦合在第二节点(N2)与第四节点(N4)之间；从单元，具有两个或与非(OAI)门，其中所述两个或与非(OAI)门中的第一或与非门耦合在所述第三节点(N3)与第五节点(N5)之间，所述两个或与非(OAI)门中的第二或与非门耦合在所述第四节点(N4)与第六节点(N6)之间；以及时钟，用于控制所述两个与或非门及所述两个或与非门，其中所述时钟连接到所述第一与或非门及所述第二与或非门以及所述第一或与非门及所述第二或与非门。

另外，本发明的其他实施例提供一种使用与或非(AOI)门及或与非(OAI)门的多位触发器电路，其特征在于，所述多位触发器电路包括：时钟，用于生成时钟信号；多个电路，由所述时钟控制，其中所述多个电路中的每一者进一步包括：多路复用器，具有在第一信号与第二信号之间进行选择的多路复用器；主电路，具有两个或与非(OAI)门，其中所述两个或与非(OAI)门中的第一或与非门耦合在第一节点(N1)与第三节点(N3)之间，所述两个或与非(OAI)门中的第二或与非门耦合在第二节点(N2)与第四节点(N4)之间；从电路，具有两个与或非(AOI)门，其中所述两个与或非(AOI)门中的第一与或非门耦合在所述第三节点(N3)与第五节点(N5)之间，所述两个与或非(AOI)门中的第二与或非门耦合在所述第四节点(N4)与第六节点(N6)之间；其中所述时钟连接到所述第一与或非门及所述第二与或非门以及所述第一或与非门及所述第二或与非门。