[发明专利]使用与或非门及或与非门的触发器电路及多位触发器电路

权利要求书

1.一种使用与或非(AOI)门及或与非(OAI)门的触发器电路，其特征在于，所述电路包括：

多路复用器单元，具有在第一信号与第二信号之间进行选择的多路复用器；

主单元，具有两个或与非(OAI)门，其中所述两个或与非(OAI)门中的第一或与非门耦合在第一节点(N1)与第三节点(N3)之间，所述两个或与非(OAI)门中的第二或与非门耦合在第二节点(N2)与第四节点(N4)之间；

从单元，具有两个与或非(AOI)门，其中所述两个与或非(AOI)门中的第一与或非门耦合在所述第三节点(N3)与第五节点(N5)之间，所述两个与或非(AOI)门中的第二与或非门耦合在所述第四节点(N4)与第六节点(N6)之间；以及

时钟，用于控制所述两个与或非门及所述两个或与非门，其中所述时钟连接到所述第一与或非门及所述第二与或非门以及所述第一或与非门及所述第二或与非门。

2.根据权利要求1所述的电路，其特征在于，其中所述第一或与非门及所述第二或与非门是利用连接到所述时钟的至少三个主晶体管来实作，其中所述至少三个主晶体管中的第一主晶体管及第二主晶体管是主上部晶体管，且所述至少三个主晶体管中的第三主晶体管是主下部晶体管，其中所述第一主晶体管及所述第二主晶体管是时钟反馈晶体管；其中所述第一与或非门及所述第二与或非门是利用连接到所述时钟的至少三个从晶体管来实作，其中所述至少三个从晶体管中的第一从晶体管是从上部晶体管，所述至少三个从晶体管中的第二从晶体管及第三从晶体管是从下部晶体管，其中所述第二从晶体管及所述第三从晶体管是时钟反馈晶体管，其中来自所述多路复用器的信号从所述主单元被传送到所述从单元；或其中所述第一或与非门及所述第二或与非门是利用连接到所述时钟的至少三个主晶体管来实作，其中所述至少三个主晶体管中的第一主晶体管是主上部晶体管，所述至少三个主晶体管中的第二主晶体管及第三主晶体管是主下部晶体管，其中所述第一主晶体管是时钟反馈晶体管；其中所述第一与或非门及所述第二与或非门是利用连接到所述时钟的至少三个从晶体管来实作，其中所述至少三个从晶体管中的第一从晶体管及第二从晶体管是从上部晶体管，所述至少三个从晶体管中的第三从晶体管是从下部晶体管，其中所述第三从晶体管是时钟反馈晶体管，其中来自所述多路复用器的信号从所述主单元被传送到所述从单元。

3.根据权利要求1所述的电路，其特征在于，其中所述时钟直接连接到所述第一与或非门及所述第二与或非门，其中所述时钟连接到用于时间借用的非零偶数个串联连接的反相器，然后连接到所述第一或与非门及所述第二或与非门。

4.根据权利要求1所述的电路，其特征在于，其中所述第一与或非门及所述第二与或非门是利用连接到所述时钟的至少三个主晶体管来实作，其中所述至少三个主晶体管中的第一主晶体管是主上部晶体管，所述至少三个主晶体管中的第二主晶体管及第三主晶体管是主下部晶体管，其中所述第二主晶体管及所述第三主晶体管是时钟反馈晶体管；其中所述第一或与非门及所述第二或与非门是利用连接到所述时钟的至少三个从晶体管来实作，其中所述至少三个从晶体管中的第一从晶体管及第二从晶体管是从上部晶体管，所述至少三个从晶体管中的第三从晶体管是从下部晶体管，其中所述第一从晶体管及所述第二从晶体管是时钟反馈晶体管，其中来自所述多路复用器的信号从所述主单元被传送到所述从单元。

5.根据权利要求1所述的电路，其特征在于，其中所述时钟连接到时钟缓冲器，且所述时钟缓冲器连接到所述第一与或非门及所述第二与或非门以及所述第一或与非门及所述第二或与非门；或其中所述时钟连接到时钟缓冲器，且所述时钟缓冲器连接到所述第一或与非门及所述第二或与非门；其中所述时钟缓冲器还连接到用于时间借用的非零偶数个串联连接的反相器，所述非零偶数个串联连接的反相器连接到所述第一与或非门及所述第二与或非门。