[发明专利]集成芯片及其制造方法

说明书

本揭露实施例是有关于一种集成芯片及其制造方法。本公开的各种实施例涉及一种集成芯片，所述集成芯片包括：第一未掺杂层，上覆在衬底上。第一障壁层上覆在第一未掺杂层上且具有第一厚度。第一掺杂层上覆在第一障壁层上且于侧向上设置在衬底的n沟道器件区内。第二障壁层上覆在第一障壁层上且设置在于侧向上与n沟道器件区相邻的p沟道器件区内。第二障壁层具有比第一厚度大的第二厚度。第二未掺杂层上覆在第二障壁层上。第二掺杂层上覆在第二未掺杂层上。第二未掺杂层及第二掺杂层设置在p沟道器件区内。

技术领域

本揭露实施例是有关于一种集成芯片及其制造方法。

背景技术

现代集成芯片包括形成在半导体衬底(例如，硅)上的数百万或数十亿个半导体器件。依据集成芯片(Integrated chip，IC)的应用而定，IC可使用许多不同类型的晶体管器件。近年来，蜂窝(cellular)及射频(radio frequency，RF)器件市场的增长已使得高电压晶体管器件的使用显著增加。因此，与硅系半导体器件相比，高电子迁移率晶体管(highelectron mobility transistor，HEMT)器件由于高电子迁移率及宽带隙(band gap)而已受到越来越多的关注。这种高电子迁移率及宽带隙使得能够实现改善的性能(例如，快速切换速度、低噪声)以及高温应用。

发明内容

本揭露实施例提供一种集成芯片，所述集成芯片包括：第一未掺杂层，上覆在衬底上；第一障壁层，上覆在所述第一未掺杂层上，其中所述第一障壁层具有第一厚度；第一掺杂层，上覆在所述第一障壁层上且在侧向上设置在所述衬底的n沟道器件区内；第二障壁层，上覆在所述第一障壁层上且设置在侧向上与所述n沟道器件区相邻的p沟道器件区内，其中所述第二障壁层具有比所述第一厚度大的第二厚度；第二未掺杂层，上覆在所述第二障壁层上；以及第二掺杂层，上覆在所述第二未掺杂层上，其中所述第二未掺杂层及所述第二掺杂层设置在所述p沟道器件区内。

本揭露实施例提供一种集成芯片，所述集成芯片包括：衬底，具有在侧向上位于p沟道器件区旁边的n沟道器件区；第一未掺杂层，上覆在所述衬底上；第一n沟道器件，设置在所述n沟道器件区内，其中所述第一n沟道器件包括第一障壁层、第一掺杂层及上覆在所述第一掺杂层上的第一栅极电极，其中所述第一掺杂层接触所述第一障壁层；第一p沟道器件，设置在所述p沟道器件区内，其中所述第一p沟道器件包括第二障壁层、第二未掺杂层、第二掺杂层及上覆在所述第二掺杂层上的第二栅极电极，其中所述第二障壁层直接接触所述第一障壁层，且其中所述第二未掺杂层设置在所述第二障壁层与所述第二掺杂层之间；且其中所述第一障壁层包含具有多个元素的第一浓度的III-V族半导体材料且所述第二障壁层包含具有多个元素的第二浓度的所述III-V族半导体材料，所述多个元素的第二浓度与所述多个元素的第一浓度不同。

本揭露实施例提供一种形成集成芯片的方法，所述方法包括：在衬底之上沉积第一未掺杂层，其中所述衬底包括在侧向上与p沟道器件区相邻的n沟道器件区；在所述第一未掺杂层之上沉积第一障壁层；在所述第一障壁层之上沉积第一掺杂膜；对所述第一掺杂膜执行第一图案化工艺，以在所述n沟道器件区内界定第一掺杂层，其中所述第一图案化工艺从所述p沟道器件区移除所述第一掺杂膜；在所述第一障壁层上及在所述p沟道器件区内选择性地形成膜层堆叠，其中所述膜层堆叠包括第二障壁层、第二未掺杂层及第二掺杂层；在所述第一掺杂层之上形成第一栅极电极；以及在所述第二未掺杂层之上形成第二栅极电极。

附图说明

结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。

图1A及图1B示出一些实施例的在同一衬底上具有n沟道器件及p沟道器件的集成高电子迁移率晶体管(HEMT)器件的剖视图。

图2示出一些附加实施例的在同一衬底上具有n沟道器件及p沟道器件的集成式HEMT器件的剖视图。