[发明专利]集成芯片及其制造方法

权利要求书

1.一种集成芯片，包括：

第一未掺杂层，上覆在衬底上；

第一障壁层，上覆在所述第一未掺杂层上，其中所述第一障壁层具有第一厚度；

第一掺杂层，上覆在所述第一障壁层上且在侧向上设置在所述衬底的n沟道器件区内；

第二障壁层，上覆在所述第一障壁层上且设置于在侧向上与所述n沟道器件区相邻的p沟道器件区内，其中所述第二障壁层具有比所述第一厚度大的第二厚度；

第二未掺杂层，上覆在所述第二障壁层上；以及

第二掺杂层，上覆在所述第二未掺杂层上，其中所述第二未掺杂层及所述第二掺杂层设置在所述p沟道器件区内。

2.根据权利要求1所述的集成芯片，其中所述第二掺杂层比所述第一掺杂层薄。

3.根据权利要求1所述的集成芯片，其中所述第一障壁层与所述第二障壁层包含相同的III-V族半导体材料，其中所述第一障壁层包含所述III-V族半导体材料中的多个元素的第一浓度且所述第二障壁层包含所述III-V族半导体材料中的多个元素的第二浓度，所述第二浓度与所述第一浓度不同。

4.根据权利要求1所述的集成芯片，其中所述第二未掺杂层比所述第一未掺杂层薄。

5.根据权利要求1所述的集成芯片，还包括：

第一栅极电极，上覆在所述第一掺杂层上；以及

第二栅极电极，上覆在所述第二未掺杂层上。

6.一种集成芯片，包括：

衬底，具有在侧向上位于p沟道器件区旁边的n沟道器件区；

第一未掺杂层，上覆在所述衬底上；

第一n沟道器件，设置在所述n沟道器件区内，其中所述第一n沟道器件包括第一障壁层、第一掺杂层及上覆在所述第一掺杂层上的第一栅极电极，其中所述第一掺杂层接触所述第一障壁层；

第一p沟道器件，设置在所述p沟道器件区内，其中所述第一p沟道器件包括第二障壁层、第二未掺杂层、第二掺杂层及上覆在所述第二掺杂层上的第二栅极电极，其中所述第二障壁层直接接触所述第一障壁层，且其中所述第二未掺杂层设置在所述第二障壁层与所述第二掺杂层之间；且

其中所述第一障壁层包含具有多个元素的第一浓度的III-V族半导体材料且所述第二障壁层包含具有多个元素的第二浓度的所述III-V族半导体材料，所述多个元素的第二浓度与所述多个元素的第一浓度不同。

7.根据权利要求6所述的集成芯片，还包括：

第二n沟道器件，设置在所述n沟道器件区内，其中所述第二n沟道器件包括所述第一障壁层的一段、第三掺杂层及上覆在所述第三掺杂层上的第三栅极电极，其中所述第三掺杂层接触所述第一障壁层且以非零距离在侧向上与所述第一掺杂层偏置开。

8.根据权利要求6所述的集成芯片，还包括：

第二p沟道器件，设置在所述p沟道器件区内，其中所述第二p沟道器件包括第三障壁层、第三未掺杂层、第四掺杂层及上覆在所述第四掺杂层上的第四栅极电极，其中所述第三障壁层直接接触所述第一障壁层，且其中所述第三未掺杂层设置在所述第三障壁层与所述第四掺杂层之间。

9.一种形成集成芯片的方法，包括：

在衬底之上沉积第一未掺杂层，其中所述衬底包括在侧向上与p沟道器件区相邻的n沟道器件区；

在所述第一未掺杂层之上沉积第一障壁层；

在所述第一障壁层之上沉积第一掺杂膜；

对所述第一掺杂膜执行第一图案化工艺，以在所述n沟道器件区内界定第一掺杂层，其中所述第一图案化工艺从所述p沟道器件区移除所述第一掺杂膜；

在所述第一障壁层上及在所述p沟道器件区内选择性地形成膜层堆叠，其中所述膜层堆叠包括第二障壁层、第二未掺杂层及第二掺杂层；

在所述第一掺杂层之上形成第一栅极电极；以及

在所述第二未掺杂层之上形成第二栅极电极。

10.根据权利要求9所述的方法，还包括：

在所述第一障壁层上形成第一组的多个接触件，且所述第一组的多个接触件在侧向上与所述第一栅极电极间隔开；以及

在所述第二掺杂层上形成第二组的多个接触件，且所述第二组的多个接触件在侧向上与所述第二栅极电极间隔开。