[发明专利]一种用于模拟FIR滤波器的延迟链电路及其实现方法

说明书

本发明涉及模拟集成电路设计技术领域，提供了一种用于模拟FIR滤波器的延迟链电路及其实现方法。按照vs1、…、vsn‑1顺序构成第一组输出子信号，且按照相应排列顺序分别与延迟链电路的n‑1个输出端口相连，受所述开关控制信号ck0控制；按照vs2、…、vsn‑1、vs0顺序构成第二组输出子信号，且按照相应排列顺序分别与延迟链电路的n‑1个输出端口相连，受所述开关控制信号ck1控制；按照上述构成第一组输出子信号和第二组输出子信号的关系，完成剩余的n‑2组输出子信号和相应开关的配组。本发明的电路相比于上述延迟链电路，提升了所获得的延迟副本的信号质量，显著缩小了集成电路芯片面积。

【技术领域】

本发明涉及模拟集成电路设计技术领域，特别是涉及一种用于模拟FIR滤波器的延迟链电路及其实现方法。

【背景技术】

FIR(Finite Impulse Response)滤波器，即有限脉冲响应滤波器，在通信、图像处理、模式识别等领域都有着广泛的应用。信号传输过程中，有限带宽的传输物理介质，通常会造成信号的码间干扰，波形畸变，导致接收方无法识别该信号。FIR滤波器是常见的用来对接收信号进行均衡恢复的技术方法，图1所示为FIR滤波算法示意图。输入信号经过多级Z^-1变换延迟链(图1中以4级FIR为例进行说明)，得到输入信号的延迟副本v0～v3，这四级副本分别乘以加权系数w0～w3后求和，得到FIR滤波后的输出信号。检测电路对该输出信号进行检测，计算出加权系数。因为FIR的算法结构广为熟知，且不是本发明重点，不再赘述。

FIR滤波器通常有数字和模拟两种电路实现方式。

数字FIR滤波器电路实现方式是对模拟输入信号先进行模数转换A/D，再经过按照图1所示FIR算法设计的DSP计算，计算的数字结果，最后经过数模转换D/A，获得滤波后的模拟输出信号。

模拟FIR滤波器电路实现方式无需A/D和D/A转换，直接对模拟输入信号进行FIR算法处理。一种模拟FIR滤波器电路实现实例如图2所示。FIR滤波器算法中的Z^-1延迟链，采用模拟采样保持电路实现，算法中的乘法器采用可变增益放大器VGA实现，加法器采用电流求和电路实现。

模拟FIR滤波器通常采用的四级延迟链电路实例如图3所示。图中一个虚线框内是一级采样保持电路，其由两个被反相时钟ck/ckb分别控制的开关，两个采样保持电容、两个增益为1的放大器组成。这种延迟链电路的工作波形示意图如图4所示。时钟信号ck为高电平，开关S1导通，电容C1被信号输入端口充电；ck变为低电平，C1保持采样到的电压，A1放大器通过开关S2对C2充电，使其与C1的电压相同，该电压就是信号输入端口Vin的一个延迟副本v0，延迟时间是一个时钟周期。下个ck高电平，C1重新采样，C2仍保持着上一个ck高电平时采样到的信号电压。第一级v0被放大器A2输出到下一级采样保持电路，以此类推，可以获得v0、v1、v2、v3四个延迟副本，实现FIR滤波器算法中需要的延迟链。

鉴于此，克服该现有技术所存在的缺陷是本技术领域亟待解决的问题。

【发明内容】

本发明实施例要解决的技术问题类似图3的现有技术的延迟链电路在实际应用中主要存在以下几点不足：

理论上采样保持电路中的放大器的增益须为1，实际中各级的增益会存在设计误差，该误差会逐级累积，导致延迟副本信号失真，从而导致FIR滤波器性能下降。芯片制造工艺不可避免地存在一定的偏差，该偏差也会对采样保持电路中的放大器增益的一致性造成影响，逐级偏差累积，影响延迟副本的信号质量，导致FIR滤波器性能下降。

模拟设计的放大器和采样保持电容会占据较大的芯片面积，如果需要增加FIR滤波器的级数，那么每增加一级，须增加两个放大器和两个电容。

本发明实施例采用如下技术方案：