[发明专利]基于动态配置接口的时钟配置器、FPGA系统

说明书

本申请提供的一种基于动态配置接口的时钟配置器、FPGA系统，所述时钟配置器包括：一或多个协议接口，以获取主机表示读写请求的地址信息；路径管理器，用于将路径分配至对应的状态管理器；状态管理器，包括：对应PLL的配置寄存器、状态寄存器、及对应DRP控制逻辑的DRP开关；状态管理器用于实时检测PLL状态及DRP控制逻辑状态并存到所述状态寄存器中；配置寄存器用于接收写请求并进行解析，以更新所述配置寄存器与状态寄存器，并根据DRP控制逻辑判断PLL的状态以供对所述配置寄存器的配置。于本申请基于动态接口的时钟配置器，可以实时调整PLL的各项参数，有效节省因调整时钟频率或时钟各项参数所要消耗的bit流文件编译时间，是一种更高效的FPGA时钟管理方案。

技术领域

本发明涉及时钟动态配置技术领域，特别是涉及一种基于动态配置接口的时钟配置器、FPGA系统。

背景技术

目前FPGA正广泛应用于更行各业，FPGA的资源对某些产品来说十分重要，时钟资源是最重要的一个部分。大部分FPGA内的PLL都留有一个动态配置端口，用于在需要的时候改变PLL的各项配置。

但大规模FPGA系统生成bit流文件的消耗时间会非常久。因为，正常在生成bit流文件时无法修改时钟频率或时钟各项参数，因此，当需要调整时钟频率时，bit流文件会重新上传，从而导致消耗更多的时间。

发明内容

鉴于以上所述现有技术的缺点，本申请的目的在于提供一种基于动态配置接口的时钟配置器、FPGA系统，以有效节省因调整时钟频率或时钟各项参数所要消耗的bit流文件编译时间。

为实现上述目的及其他相关目的，本申请提供一种基于动态配置接口的时钟配置器，用于从设备，所述时钟配置器包括：一或多个协议接口，用于与主机交互，以获取主机表示读写请求的地址信息；路径管理器，用于识别所述地址信息中的寄存器地址，并针对合法的寄存器地址将路径分配至对应的状态管理器；状态管理器，包括：对应PLL的配置寄存器、状态寄存器、及对应DRP控制逻辑的DRP开关；所述状态管理器用于实时检测PLL状态及DRP控制逻辑状态并存到所述状态寄存器中；所述配置寄存器用于接收写请求并进行解析，以更新所述配置寄存器与状态寄存器，并根据DRP控制逻辑判断PLL的状态以供对所述配置寄存器的配置。

于本申请的一实施例中，所述根据DRP控制逻辑判断PLL的状态以供对所述配置寄存器的配置，包括：依据所述状态寄存器判断PLL的状态是否为可配置状态；若为不可配置状态，则等待直至为可配置状态；若为可配置状态，则打开DRP开关触发DRP控制逻辑以解析写请求内容，并将所述配置寄存器的时序转为PLL的动态配置端口时序，以完成对所述配置寄存器的配置。

于本申请的一实施例中，所述配置寄存器还用于接收读请求并进行解析，以读取对应路径的所述状态管理器的状态寄存器中包含的当前PLL状态及DRP控制逻辑状态。

于本申请的一实施例中，所述根据DRP控制逻辑判断PLL的状态以供对所述配置寄存器的配置由所述主机完成的方法，包括：所述主机通过所述状态寄存器以读取当前PLL状态及DRP控制逻辑状态；当所述PLL的状态为可配置状态时，向对应路径的配置寄存器写入数值，以完成对所述配置寄存器的配置。

于本申请的一实施例中，所述从设备为单一从设备时，所述路径管理器只负责路径分配；和/或，所述从设备为多从设备时，所述路径管理器还包含：仲裁功能、及阻塞功能，用于根据主机的寄存器地址和状态管理器的状态决定路径的分配。

于本申请的一实施例中，所述路径管理器包含一仲裁寄存器，用于通过动态分配协议接口的优先级以实现仲裁机制；当若干个所述协议接口同时对同一路径进行访问时，所述路径管理器的所述仲裁寄仅允许动态预设为首选的协议接口的访问，并拒绝剩余的所述协议接口的访问。