[发明专利]基于动态配置接口的时钟配置器、FPGA系统

权利要求书

1.一种基于动态配置接口的时钟配置器，其特征在于，用于从设备，所述时钟配置器包括：

一或多个协议接口，用于与主机交互，以获取主机表示读写请求的地址信息；

路径管理器，用于识别所述地址信息中的寄存器地址，并针对合法的寄存器地址将路径分配至对应的状态管理器；

状态管理器，包括：对应PLL的配置寄存器、状态寄存器、及对应DRP控制逻辑的DRP开关；所述状态管理器用于实时检测PLL状态及DRP控制逻辑状态并存到所述状态寄存器中；

所述配置寄存器用于接收写请求并进行解析，以更新所述配置寄存器与状态寄存器，并根据DRP控制逻辑判断PLL的状态以供对所述配置寄存器的配置，包括：依据所述状态寄存器判断PLL的状态是否为可配置状态；若为不可配置状态，则等待直至为可配置状态；若为可配置状态，则打开DRP开关触发DRP控制逻辑以解析写请求内容，并将所述配置寄存器的时序转为PLL的动态配置端口时序，以完成对所述配置寄存器的配置。

2.根据权利要求1所述的基于动态配置接口的时钟配置器，其特征在于，所述配置寄存器还用于接收读请求并进行解析，以读取对应路径的所述状态管理器的状态寄存器中包含的当前PLL状态及DRP控制逻辑状态。

3.根据权利要求2所述的基于动态配置接口的时钟配置器，其特征在于，所述根据DRP控制逻辑判断PLL的状态以供对所述配置寄存器的配置由所述主机完成的方法，包括：

所述主机通过所述状态寄存器以读取当前PLL状态及DRP控制逻辑状态；

当所述PLL的状态为可配置状态时，向对应路径的配置寄存器写入数值，以完成对所述配置寄存器的配置。

4.根据权利要求1所述的基于动态配置接口的时钟配置器，其特征在于，所述从设备为单一从设备时，所述路径管理器只负责路径分配；和/或，所述从设备为多从设备时，所述路径管理器还包含：仲裁功能、及阻塞功能，用于根据主机的寄存器地址和状态管理器的状态决定路径的分配。

5.根据权利要求4所述的基于动态配置接口的时钟配置器，其特征在于，所述路径管理器包含一仲裁寄存器，用于通过动态分配协议接口的优先级以实现仲裁机制；

当若干个所述协议接口同时对同一路径进行访问时，所述路径管理器的所述仲裁寄存器仅允许动态预设为首选的协议接口的访问，并拒绝剩余的所述协议接口的访问。

6.根据权利要求4所述的基于动态配置接口的时钟配置器，其特征在于，所述阻塞功能，包括：若当前路径被某一协议接口占用时，将当前路径标记为占用状态，以供当其余的协议接口访问当前路径时进行正确地址的应答，并在数据阶段进行表示错误情况的数据应答。

7.根据权利要求1所述的基于动态配置接口的时钟配置器，其特征在于，所述协议接口包括：

I2C、SPI、及UART中任意一种多种组合。

8.一种FPGA系统，其特征在于，所述系统包括：从设备、及主机；所述从设备包括：如权利要求1至7中任意一项所述的基于动态配置接口的时钟配置器。