[发明专利]半导体隔离结构及其制作方法

说明书

本发明提供一种半导体隔离结构及其制作方法。所述制作方法包括：以图形化的硬掩模层为掩模刻蚀其下方的垫氧化层和半导体基底，形成多个沟槽；执行第一回拉工艺，使得硬掩模层的侧壁沿扩大沟槽开口的方向内缩；执行第二回拉工艺，使得垫氧化层的侧壁沿扩大沟槽开口的方向内缩，其中，内缩后的垫氧化层侧壁向外超出硬掩模层的侧壁；在沟槽内填满隔离介质，形成半导体隔离结构。经第一回拉工艺和第二回拉工艺后，垫氧化层侧壁向外超出硬掩模层的侧壁，可以避免垫氧化层的侧壁内缩到硬掩模层下方，使得沟槽侧壁没有产生凹陷，有助于提高沟槽的填充质量，提高半导体隔离结构的性能。所述半导体隔离结构利用上述制作方法获得。

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体隔离结构及其制作方法。

背景技术

在当今半导体工艺技术中，浅沟槽隔离（Shallow Trench Isolation，STI）工艺是前道工艺中最重要和最复杂的工艺之一。对于浅沟槽隔离工艺的基本要求是：当大量的晶体管器件等集成到越来越小的芯片上时，它能很好的起到把每一个微小器件绝缘隔离开的作用，同时又不会影响这些器件的工作特性。

一种现有的浅沟槽隔离的制作方法包括如下的过程：首先在半导体基底如硅晶圆上依次形成垫氧化层和图形化的硬掩模层；然后以图形化的硬掩模层为掩模刻蚀垫氧化层和半导体基底，以在半导体基底、垫氧化层和硬掩模层的叠层结构中形成沟槽；接着在沟槽中填满隔离介质，并通过平坦化工艺使隔离介质上表面和硬掩模层齐平，最后去除硬掩模层。

随着半导体制造技术的飞速发展，集成电路制造工艺已经进入亚微米时代，半导体器件和隔离半导体器件的隔离结构如浅沟槽隔离的尺寸亦随之缩小。在55nm以下的工艺中，在利用上述制作方法制作隔离结构时，在刻蚀半导体基底形成沟槽后、填充隔离介质之前，增加了针对硬掩模层和垫氧化层的回拉工艺（Pull back），目的是使得硬掩模层和垫氧化层的侧壁内缩，以便于隔离介质填充。但是，研究发现，在现有的回拉工艺中，垫氧化层的侧壁容易内缩到硬掩模层下方，使得沟槽的侧壁产生阶梯状的凹陷，在后续的填充工艺中隔离介质上部容易产生空洞（Void），导致填充效果差，影响隔离结构的性能。

发明内容

为了减少隔离结构中的空洞缺陷，提高隔离结构的性能，本发明提供一种半导体隔离结构及其制作方法。

本发明一方面提供一种半导体隔离结构的制作方法，所述制作方法包括：

提供一半导体基底；

依次叠加形成垫氧化层和图形化的硬掩模层在所述半导体基底表面上；

以所述图形化的硬掩模层为掩模，刻蚀所述垫氧化层和所述半导体基底，形成多个沟槽，所述沟槽贯穿所述硬掩模层和所述垫氧化层且底面位于所述半导体基底内，所述沟槽露出所述硬掩模层和所述垫氧化层的侧壁；

执行第一回拉工艺，使得所述硬掩模层的侧壁沿扩大所述沟槽开口的方向内缩；

执行第二回拉工艺，使得所述垫氧化层的侧壁沿扩大所述沟槽开口的方向内缩，其中，内缩后的所述垫氧化层侧壁向外超出所述硬掩模层的侧壁；

在所述沟槽内填满隔离介质。

可选的，所述半导体基底包括高压区和低压区，多个所述沟槽包括位于所述高压区的多个第一沟槽和位于所述低压区的多个第二沟槽，相邻两个所述第一沟槽之间的间距大于相邻两个所述第二沟槽之间的间距。

可选的，所述第一沟槽的开口宽度大于所述第二沟槽的开口宽度。

可选的，多个所述第二沟槽在所述低压区内限定出多个有源区，执行所述第一回拉工艺的过程后，所述低压区内的至少部分所述有源区上的硬掩模层被清除。

可选的，所述低压区中宽度在0.1微米以下的所述有源区上的硬掩模层被清除。