[发明专利]浮点数处理装置、浮点数加法装置及浮点数处理方法

说明书

本申请提供一种浮点数处理装置、浮点数加法装置及浮点数处理方法，该浮点数处理装置中：阶码差值运算子单元用于在目标浮点数的隐含整数位为1时，计算目标阶码与带偏阶的阶码的阶码差值；对阶移位器用于根据阶码差值对目标浮点数的隐含整数位和尾数进行右移，将输出结果发送给第一反相器；第一反相器用于根据目标浮点数的符号位，对对阶移位器的输出结果进行与符号位对应的处理，将处理结果发送给CSA压缩阵列；使CSA压缩阵列以及加法器对符号位的加和、多个浮点数处理单元输出的处理结果进行处理。本申请通过计算每个浮点数的带偏阶的阶码与目标阶码的差得到阶码差值，并根据该阶码差值进行运算，与现有技术相比，节省了计算的时间。

技术领域

本申请涉及计算机领域，具体而言，涉及一种浮点数处理装置、浮点数加法装置及浮点数处理方法。

背景技术

随着人工智能、信号处理，物联网等多个领域的发展，处理器对浮点半精度的性能需求越来越高。一方面，浮点半精度能够以较低的实现代价提供满足需求的计算精度，硬件效率较高；另一方面，浮点半精度只有16位宽，相对浮点单精度、双精度等高精度浮点数据格式，在相同的访存带宽下，可以提供更多单位的计算数据，让程序拥有更好的性能。因此，目前采用浮点半精度的应用越来越广泛，使得提升浮点半精度的性能变得越来越重要。

现有技术中，在进行两个浮点数相加时，往往会计算两个浮点数的阶码的差值，然后保持两个浮点数中阶码较大的浮点数的阶码不变，将两个浮点数中阶码较小的浮点数的阶码与阶码较大的浮点数对阶。然后再对完成对阶后的两个浮点数进行执行相加运算。然而，获取两个浮点数各自的阶码，再计算两个浮点数的阶码的差值在实际计算过程中，耗费的时间较多，不利于浮点半精度性能的提升。

发明内容

本申请实施例的目的在于提供一种浮点数处理装置、浮点数加法装置及浮点数处理方法，用以改善现有技术在计算浮点数相加运算时耗费时间多的问题。

第一方面，本申请实施例提供了一种浮点数处理装置，包括多个浮点数处理单元和符号位压缩逻辑单元，所述多个浮点数处理单元和所述符号位压缩逻辑单元均与进位保存加法器CSA压缩阵列连接；每个所述浮点数处理单元均包括：阶码差值运算子单元、对阶移位器和第一反相器；所述阶码差值运算子单元用于在所属的浮点数处理单元对应处理的目标浮点数的隐含整数位为1时，计算目标阶码与带偏阶的阶码的阶码差值，其中，所述阶码差值为所述目标浮点数的整体右移的位数；所述对阶移位器用于根据所述阶码差值对所述目标浮点数的所述隐含整数位和尾数进行整体右移，将进行过整体右移的所述目标浮点数作为输出结果发送给所述第一反相器；所述第一反相器用于根据所述目标浮点数的符号位，对所述对阶移位器的输出结果进行与所述符号位对应的处理，得到处理结果，并将所述处理结果发送给所述CSA压缩阵列；所述符号位压缩逻辑单元用于获取多个浮点数处理单元分别对应处理的目标浮点数的符号位，对获取的符号位进行加和运算，并将加和值发送给所述CSA压缩阵列，以使所述CSA压缩阵列对所述符号位的加和值、以及多个浮点数处理单元输出的处理结果进行加和运算，得到两个中间加和结果，并经所述CSA压缩阵列连接的加法器对所述两个中间加和结果进行加和运算得到累加值。

在上述的实施方式中，符号位压缩逻辑单元用于实现多个浮点数中每个浮点数的符号位的相加。阶码差值运算子单元在目标浮点数的隐含整数位为1时，计算预先设置的目标阶码与目标浮点数的带偏阶的阶码的阶码差值。该阶码差值同样为目标浮点数进行整体右移时，需要右移的位数。然后对接移位器根据该阶码差值，对目标浮点数的隐含整数位和尾数进行整体右移。整体右移后得到的右移结果被输入到第一反相器。第一反相器可以根据目标浮点数的符号位，对上述的右移结果进行与符号位对应的处理，得到处理结果，该目标浮点数的处理结果被输入到CSA压缩阵列。CSA压缩阵列以及与CSA压缩阵列连接的加法器可以对多个浮点数处理单元输出的处理结果以及多个浮点数的符号位的相加加和进行处理。本申请通过计算每个浮点数的带偏阶的阶码与目标阶码的差得到阶码差值，并根据该阶码差值进行运算，与现有的两两浮点数之间计算阶码差值相比，节省了计算的时间。