[发明专利]浮点数处理装置、浮点数加法装置及浮点数处理方法

权利要求书

1.一种浮点数处理装置，其特征在于，包括多个浮点数处理单元和符号位压缩逻辑单元，所述多个浮点数处理单元和所述符号位压缩逻辑单元均与进位保存加法器CSA压缩阵列连接；

每个所述浮点数处理单元均包括：阶码差值运算子单元、对阶移位器和第一反相器；

所述阶码差值运算子单元用于在所属的浮点数处理单元对应处理的目标浮点数的隐含整数位为1时，计算目标阶码与带偏阶的阶码的阶码差值，其中，所述阶码差值为所述目标浮点数的整体右移的位数，所述目标浮点数的隐含整数位为0或1；

所述对阶移位器用于根据所述阶码差值对所述目标浮点数的所述隐含整数位和尾数进行整体右移，将进行过整体右移的所述目标浮点数作为输出结果发送给所述第一反相器；

所述第一反相器用于根据所述目标浮点数的符号位，对所述对阶移位器的输出结果进行与所述符号位对应的处理，得到处理结果，并将所述处理结果发送给所述CSA压缩阵列；

所述符号位压缩逻辑单元用于获取多个浮点数处理单元分别对应处理的目标浮点数的符号位，对获取的符号位进行加和运算，并将加和值发送给所述CSA压缩阵列，以使所述CSA压缩阵列对所述符号位的加和值、以及多个浮点数处理单元输出的处理结果进行加和运算，得到两个中间加和结果，并经所述CSA压缩阵列连接的加法器对所述两个中间加和结果进行加和运算得到累加值。

2.根据权利要求1所述的浮点数处理装置，其特征在于，所述浮点数处理单元还包括：或处理子单元，所述或处理子单元与所述对阶移位器连接；

所述或处理子单元用于：

获取目标浮点数的带偏阶的阶码，并对所述带偏阶的阶码进行或操作，得到或操作结果；

根据所述或操作结果，确定所述目标浮点数的隐含整数位的数值。

3.根据权利要求2所述的浮点数处理装置，其特征在于，所述或处理子单元用于：根据所述或操作结果，确定所述目标浮点数的隐含整数位的数值，具体包括：

当所述或操作结果为1时，确定所述目标浮点数的隐含整数位为1；当所述或操作结果为0时，确定所述目标浮点数的隐含整数位为0。

4.根据权利要求1所述的浮点数处理装置，其特征在于，所述对阶移位器还用于在所述隐含整数位为0时，将所述目标浮点数的尾数维持在小数部分，并在整数部分补0，得到新的目标浮点数，并将所述新的目标浮点数作为输出结果发送给所述第一反相器。

5.根据权利要求1所述的浮点数处理装置，其特征在于，所述第一反相器用于：根据所述目标浮点数的符号位，对所述对阶移位器的输出结果进行与所述符号位对应的处理，得到处理结果，并将所述处理结果发送给所述CSA压缩阵列，包括：

在所述目标浮点数的符号位为0时，将所述对阶移位器的输出结果发送给所述CSA压缩阵列；在所述目标浮点数的符号位为1时，将所述对阶移位器的输出结果按位取反得到反相值，并将所述反相值发送给所述CSA压缩阵列。

6.根据权利要求1所述的浮点数处理装置，其特征在于，所述目标阶码的十进制对应值为31，所述阶码差值运算子单元为第二反相器；

所述阶码差值运算子单元用于对所述带偏阶的阶码取反，得到所述阶码差值。

7.一种浮点数加法装置，其特征在于，包括CSA压缩阵列、加法器以及权利要求1-6任一项所述的浮点数处理装置，所述浮点数处理装置包括多个浮点数处理单元和符号位压缩逻辑单元，所述多个浮点数处理单元和符号位压缩逻辑单元均与CSA压缩阵列连接，所述CSA压缩阵列与加法器连接；

所述CSA压缩阵列用于对所述符号位压缩逻辑单元计算出的符号位的加和值、以及多个浮点数处理单元输出的处理结果进行加和运算，得到两个中间加和结果；

所述加法器用于对所述两个中间加和结果进行加和运算，得到累加值。