[发明专利]PWM信号生成器电路及相关集成电路

权利要求书

1.一种脉宽调制PWM信号生成器电路，包括：

多相时钟生成器，被配置为生成给定数目n个相移时钟相位，所述给定数目n个相移时钟相位具有相同的时钟周期、并且被相移了对应于所述时钟周期的分数1/n的时间，所述PWM信号生成器电路被配置为：

生成PWM信号，所述PWM信号具有给定开关持续时间，所述给定开关持续时间包括接通持续时间和关断持续时间；

针对每个接通持续时间，确定第一整数数目和第二整数数目，所述第一整数数目指示所述接通持续时间的时钟周期的整数数目，以及所述第二整数数目指示附加于所述接通持续时间的时钟周期的所述整数数目的、所述接通持续时间的所述时钟周期的所述分数1/n的整数数目；以及

针对每个关断持续时间，确定第三整数数目和第四整数数目，所述第三整数数目指示所述关断持续时间的时钟周期的整数数目、或所述开关持续时间的时钟周期的整数数目，以及所述第四整数数目指示附加于所述关断持续时间的时钟周期的所述整数数目的、所述关断持续时间的所述时钟周期的所述分数1/n的整数数目；以及

时钟切换电路，被配置为通过基于选择信号来选择所述相移时钟相位中的一个相移时钟相位作为计时器时钟信号，来生成所述计时器时钟信号。

2.根据权利要求1所述的PWM信号生成器电路，还包括：

计时器电路，包括一个或多个计数器和一个或多个比较器，所述计时器电路被配置为：

在所述接通持续时间期间，响应于所述计时器时钟信号而使第一计数值发生变化，并且在所述第一计数值达到所述第一整数数目时生成第一触发；以及

在所述关断持续时间期间，响应于所述计时器时钟信号而使第二计数值发生变化，并且在所述第二计数值达到所述第三整数数目时生成第二触发；

相位累加器电路，被配置为通过以下项生成所述选择信号：

在所述接通持续时间期间，将所述选择信号增加所述第二整数数目，以及

在所述关断持续时间期间，将所述选择信号增加所述第四整数数目；以及

触发电路，被配置为：

响应于所述第一触发，将所述PWM信号设置为低，以及

响应于所述第二触发，将所述PWM信号设置为高。

3.根据权利要求2所述的PWM信号生成器电路，被配置为在输入处接收所述第一整数数目和所述第二整数数目、以及所述第三整数数目和所述第四整数数目。

4.根据权利要求2所述的PWM信号生成器电路，被配置为：

在所述接通持续时间期间，确定所述第二整数数目是否小于n/2，并且响应于确定所述第二整数数目小于n/2，针对所述计时器时钟的单个时钟周期，将所述第一计数值增加二；以及

在所述关断持续时间期间，确定所述第四整数数目是否小于n/2，并且响应于确定所述第四整数数目小于n/2，针对所述计时器时钟的单个时钟周期，将所述第二计数值增加二。

5.根据权利要求2所述的PWM信号生成器电路，被配置为：

在所述接通持续时间期间，确定所述第二整数数目是否小于n/2，并且响应于确定所述第二整数数目小于n/2，将所述第一整数数目减小1；以及

在所述关断持续时间期间，确定所述第四整数数目是否小于n/2，并且响应于确定所述第四整数数目小于n/2，将所述第三整数数目减小1。

6.根据权利要求2所述的PWM信号生成器电路，其中所述计时器电路包括单个计数器，所述单个计数器被配置为生成所述第一计数值和所述第二计数值，并且其中所述第三整数数目指示所述关断持续时间的时钟周期的所述整数数目，并且所述单个计数器在每个接通持续时间和每个关断持续时间的开始处被重置。

7.根据权利要求2所述的PWM信号生成器电路，其中所述计时器电路包括单个计数器，所述单个计数器被配置为生成所述第一计数值和所述第二计数值，并且其中所述第三整数数目指示所述开关持续时间的时钟周期的所述整数数目，并且所述单个计数器仅在每个接通持续时间的开始处被重置。