[发明专利]半导体测试结构

说明书

本发明提供一种半导体测试结构，包括设于半导体衬底上的多个局部区域，每个所述局部区域通过半导体衬底中形成的沟槽隔离结构限定出有效区域和围绕所述有效区域设置的多个冗余区域，其中，所述有效区域设置有测试元件，所述测试元件以能够测定电气特性的方式与电极连接，所述冗余区域的分布以使得多个所述局部区域彼此之间图案密度互不相同的方式设置。利用所述半导体测试结构，通过测定各个局部区域的测试元件的电气特性，并比较不同局部区域对应的电气特性结果的比较，可以得到实施化学机械研磨工艺时局部区域的图案密度的下限值，进而有助于选择适合的图案密度，优化化学机械研磨工艺的效果。

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体测试结构。

背景技术

化学机械研磨（Chemical Mechanical Polishing，CMP）工艺作为半导体硅片表面平坦化技术得到应用。已知CMP工艺的研磨速度与半导体硅片表面要形成的平坦化表面设计的图案密度有关。例如，为了防止相邻区域之间发生电流泄露且为了确保区域的耐压性，在半导体硅片中制作浅沟槽隔离（STI）结构时，利用CMP工艺使浅沟槽隔离结构的上表面与相邻的有源区的上表面齐平，但是，研究发现，有源区的设计密度不同，研磨速度会有差异。具体而言，对于有源区密度较高而沟槽面积占比较小的区域（称为高密度图案区域），研磨速度较低，而对于有源区密度较低而沟槽面积占比较大的区域（称为低密度图案区域），研磨速度较高，这容易导致研磨过程中出现研磨过度（Dishing）或者研磨不足的情况，进而容易对制作的区域特性产生影响。

美国专利（US6,737,721）公开了在采用CMP工艺形成STI结构的上表面的过程中，当在存在大面积绝缘沟槽的低密度图案区域过度研磨时，将会产生凹陷。此类凹陷会导致在晶体管区域的端部形成寄生晶体管。寄生晶体管尤其对于微型晶体管而言，有可能会导致微型晶体管的阈值电压Vth下降。

为了解决研磨速度不均的问题，如美国专利（US2012/0256273）公开的那样，一种解决办法是通过在低密度图案区域的沟槽范围内形成与实际的有源区隔离而材料相同的冗余图案（dummy patterns）来提高有源区密度，然后再实施CMP工艺的方式来防止发生过度研磨。对于形成有冗余图案的半导体硅片局部区域的图案密度，可以由该局部区域中冗余图案的区域面积与该局部区域中用于制作功能元件的有源区面积之和除以该局部区域总面积的比值表示。

如何设置冗余图案以获得适合的局部区域图案密度是很重要的，若图案密度过高，会降低研磨速度导致研磨不足，若图案密度过低，仍然不能解决寄生晶体管的问题。美国专利（US7,250,644）公开一种确定局部区域图案密度上限值的方法，其中，硅衬底上形成有氮化硅层，硅衬底中的沟槽和氮化硅层上被氧化硅层覆盖，调节冗余图案的设计以获得不同图案密度的局部区域，并实施化学机械研磨，通过测定评估区域残留的氧化硅层的厚度可以确定图案密度的上限值。

然而，半导体器件设计中有可能需要在衬底上设置图案密度较低的有源区。例如，晶体管周围有时需要设置由大面积阱区形成的电阻元件如多晶硅电阻元件（polyresistor），这些电阻元件周围的有源区的密度应设置得较低。因此，确定化学机械研磨工艺所适用的（有源区）图案密度下限值为一项重要工作，仍然是目前待解决的课题。

发明内容

本发明提供一种半导体测试结构，可以用于获得CMP工艺对应的局部区域图案密度下限值，进而有助于优化CMP工艺的效果。

本发明提供的半导体测试结构包括设于半导体衬底上的多个局部区域，每个所述局部区域通过半导体衬底中形成的沟槽隔离结构限定出有效区域和围绕所述有效区域设置的多个冗余区域，其中，所述有效区域设置有测试元件，所述测试元件以能够测定电气特性的方式与电极连接，所述冗余区域的分布以使得多个所述局部区域彼此之间图案密度互不相同的方式设置。

可选的，多个所述局部区域的图案密度分布于5%~80%的范围内。