[发明专利]DRAM测试方法、装置、可读存储介质及电子设备

说明书

本发明公开一种DRAM测试方法、装置、可读存储介质及电子设备，对待测试的DRAM先以预设突发长度为单位进行基于第一预设读写单元的突发读写访问操作，再进行基于第二预设读写单元的突发读写访问操作，第一预设读写单元与第二预设读写单元不同，由于预设读写单元的读写访问是从预设读写单元的两端同时向中间进行读写，并且通过掩码依次选通所述预设突发长度的预设写入位并屏蔽其余位直至所述预设突发长度对应的每一位均写入数据，因此，更贴近用户使用的环境，且相较于现有的突发访问测试，通过使用掩码从而实现在一个突发长度内实现按位访问，更能够激发cell与cell之间的故障，提高了测试DRAM时的故障覆盖率。

技术领域

本发明涉及DRAM芯片测试领域，尤其涉及一种DRAM测试方法、装置、可读存储介质及电子设备。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，DRAM)是当代计算机系统不可或缺的组成部件，分平台可有应用于个人电脑或服务器的DDR模组以及应用于嵌入式ARM架构的LPDDR芯片。

DRAM的基本存储单元为cell，计算机及嵌入式系统通过在cell中写入高电平或低电平的方式进行数据存储和读写。但是由于制程工艺的影响使得存储单元在读写时有可能造成数据存储故障。

目前，DRAM为了高效的存取速率采用的是突发读写方式，即读写操作在一个存储阵列中是以突发长度(Burst Length，BL)为单位进行的，一次操作多位(如8或16位)列地址的读写，并对每个突发长度里访问由0和1组成的数据。例如定位的地址是0行，突发长度为8bit，那么在0行0列至0行7列这一段空间每一位写入1bit数据，共8bit，第二个突发长度由0行8列至15列，以此类推。当一行的存储位置全部写完时，内存控制器(MemoryController，MC)定位下一行的地址，继续同样的操作。

虽然突发读写方式使得数据访问更高效，但是通过突发读写式的访问方式进行内存测试时，难以使得存储单元(cell)与存储单元之间的桥连故障(Bridging Fault,BF)、耦合故障(Coupling Fault，CF)、和其他cell故障得到激发。因此，无法全面检测出DRAM中cell与cell之间存在的故障问题。

发明内容

本发明所要解决的技术问题是：提供一种DRAM的测试方法、装置、可读存储介质及电子设备，提高测试DRAM时故障的覆盖率。

为了解决上述技术问题，本发明采用的一种技术方案为：

一种DRAM的测试方法，包括步骤：

以预设突发长度为单位从待测试的DRAM的每一第一预设读写单元的两端向中间写入数据直至所述待测试的DRAM的所有存储单元均写入数据，并进行与数据写入过程对应的数据读取，将读取的数据与其对应的写入数据进行比较，得到第一比较结果；

以预设突发长度为单位从待测试的DRAM的每一第二预设读写单元的两端向中间写入数据直至所述待测试的DRAM的所有存储单元均写入数据，并进行与数据写入过程对应的数据读取，将读取的数据与其对应的写入数据进行比较，得到第二比较结果；

在以所述预设突发长度为单位进行数据写入的过程中，通过掩码依次选通所述预设突发长度的预设写入位并屏蔽其余位直至所述预设突发长度对应的每一位均写入数据；

所述第一预设读写单元和所述第二预设读写单元不同；

根据所述第一比较结果和所述第二比较结果得到所述待测试的DRAM的测试结果。

为了解决上述技术问题，本发明采用的另一种技术方案为：

一种DRAM测试装置，包括：