[发明专利]一种高速低抖动数据同步鉴相器

说明书

本发明公开了一种高速低抖动数据同步鉴相器，包括数据锁存电路、数据时钟比较电路、数据修正电路和判决电路；所述数据锁存电路用于接收外部输入的高速数据流，并在下一时钟周期的上升沿到来时将其锁存起来；所述数据时钟比较电路将数据流与输入参考时钟进行时序对比；所述数据修正电路先将前端锁存的数据信号与接收到的时钟信号进行校正，确保其在下一时钟来临时将各数据与输入时钟对齐；所述判决电路用于确定数据和时钟的超前滞后关系；本发明具有恢复时钟抖动小，调谐范围大，低功耗、结构简单等优点。

技术领域

本发明涉及半导体集成电路领域，具体涉及一种高速低抖动数据同步鉴相器。

背景技术

在时钟数据恢复电路中鉴相器是其中最重要的单元之一，鉴相器的结构会限制时钟数据恢复电路的误码率与抖动容限，为了降低时钟数据恢复电路的的误码率并提高其抖动容限，需要尽可能改善鉴相器的数据接收速度与精度、降低因鉴相器结构产生的时钟及数据抖动。目前的鉴相器通常只是简单拥有数据采集和时钟比较两个过程，在数据采集时仅仅只考虑到传输数据内部存在的固有抖动因素。同时存在数据及时钟的同步精度不高等缺点。为了降低时钟数据恢复电路的误码率并提升其抖动容限，需要降低鉴相器的数据同步时间。于此同时，抖动是电路一个非常重要的指标，应设计低抖动的鉴相器来减小输入时钟和数据间的抖动。

发明内容

本发明的目的在于：针对上述存在的不足，本发明提供一种高速低抖动数据同步鉴相器。

为实现上述目的，本发明提供如下技术方案：

一种高速低抖动数据同步鉴相器，包括数据锁存电路、数据时钟比较电路、数据修正电路和判决电路；所述的数据锁存电路分别连接数据时钟比较电路、数据修正电路和判决电路，所述数据时钟比较电路连接数据修正电路，所述数据修正电路连接判决电路；

所述数据锁存电路包含：缓冲器BUF1、缓冲器BUF2、缓冲器BUF3、触发器DFF1、触发器DFF2、触发器DFF3、DATA端、CLK1端和CLK2端；所述CLK2端分别连接数据修正电路输入端和判决电路输入端，所述触发器DFF1、触发器DFF2和触发器DFF3的Q端分别连接数据时钟比较电路输入端和数据修正电路输入端，所述触发器DFF1、触发器DFF2和触发器DFF3的D端分别对应连接缓冲器BUF1、缓冲器BUF2和缓冲器BUF3的输出端，所述CLK1端分别连接触发器DFF1、触发器DFF2的时钟输入端，所述CLK2端连接触发器DFF3的时钟输入端，所述DATA端分别连接缓冲器BUF1、缓冲器BUF2、缓冲器BUF3的输入端。

通过缓冲器将输入数据中可能存在的毛刺和微小抖动除去；并根据加入的正交输入参考时钟利用触发器对输入数据进行锁存，完成短暂的数据锁存任务。

进一步地，所述数据时钟比较电路包含三输入与门AND；所述三输入与门AND的输出端连接数据修正电路输入端；所述三输入与门AND的三个输入端分别对应连接触发器DFF1、触发器DFF2和触发器DFF3的Q端。

通过采用三输入与门AND实现对不同数据的时钟进行时序比较和统一。

进一步地，所述数据修正电路包含判决寄存器；所述的判决寄存器的使能输入端REG_ENABLE连接数据时钟比较电路输出端，所述判决寄存器的数据输出端DATA_IN1、数据输出端DATA_IN2和数据输出端DATA_IN3分别连接判决电路输入端，所述判决寄存器的时钟输入端连接数据锁存电路，所述判决寄存器的数据输入端DATA1、数据输入端DATA2和数据输入端DATA3分别对应连接触发器DFF1、触发器DFF2和触发器DFF3的Q端，所述判决寄存器的时钟输出端输出RE_TIMING信号。

通过数据修正电路将前端锁存的数据信号与接收到的时钟信号进行校正，数据可以在输入时钟的上升沿被采集到，从而形成了最佳采样区间，减小了时钟抖动并提高了所恢复数据的精度。