[发明专利]一种高速低抖动数据同步鉴相器

权利要求书

1.一种高速低抖动数据同步鉴相器，其特征在于，包括数据锁存电路、数据时钟比较电路、数据修正电路和判决电路；所述的数据锁存电路分别连接数据时钟比较电路、数据修正电路和判决电路，所述数据时钟比较电路连接数据修正电路，所述数据修正电路连接判决电路；

所述数据锁存电路包含：缓冲器BUF1、缓冲器BUF2、缓冲器BUF3、触发器DFF1、触发器DFF2、触发器DFF3、DATA端、CLK1端和CLK2端；所述CLK2端分别连接数据修正电路输入端和判决电路输入端，所述触发器DFF1、触发器DFF2和触发器DFF3的Q端分别连接数据时钟比较电路输入端和数据修正电路输入端，所述触发器DFF1、触发器DFF2和触发器DFF3的D端分别对应连接缓冲器BUF1、缓冲器BUF2和缓冲器BUF3的输出端，所述CLK1端分别连接触发器DFF1、触发器DFF2的时钟输入端，所述CLK2端连接触发器DFF3的时钟输入端，所述DATA端分别连接缓冲器BUF1、缓冲器BUF2、缓冲器BUF3的输入端。

2.根据权利要求1所述一种高速低抖动数据同步鉴相器，其特征在于，所述数据时钟比较电路包含三输入与门AND；所述三输入与门AND的输出端连接数据修正电路输入端，所述三输入与门AND的三个输入端分别对应连接触发器DFF1、触发器DFF2和触发器DFF3的Q端。

3.根据权利要求1是一种高速低抖动数据同步鉴相器，其特征在于，所述数据修正电路包含判决寄存器；所述的判决寄存器的使能输入端REG_ENABLE连接数据时钟比较电路输出端，所述判决寄存器的数据输出端DATA_IN1、数据输出端DATA_IN2和数据输出端DATA_IN3分别连接判决电路输入端，所述判决寄存器的时钟输入端连接数据锁存电路，所述判决寄存器的数据输入端DATA1、数据输入端DATA2和数据输入端DATA3分别对应连接触发器DFF1、触发器DFF2和触发器DFF3的Q端，所述判决寄存器的时钟输出端输出RE_TIMING信号。

4.根据权利要求3所述一种高速低抖动数据同步鉴相器，其特征在于，所述判决寄存器是一个带有数据选择端的先进先出存储器。

5.根据权利要求1所述一种高速低抖动数据同步鉴相器，其特征在于，所述判决电路包含触发器DFF4、触发器DFF5、触发器DFF6以及异或门XOR1和异或门XOR2；所述触发器DFF4、触发器DFF5和触发器DFF6的时钟输入端连接数据锁存电路，所述触发器DFF4、触发器DFF5和触发器DFF6的D端分别对应连接所述数据修正电路输出端，所述触发器DFF4的Q端连接异或门XOR1，所述触发器DFF5的Q端分别连接异或门XOR1和异或门XOR2，所述触发器DFF6的Q端连接异或门XOR2。