[发明专利]三维存储器的封装连接结构的形成方法及三维存储器

说明书

本发明提供一种三维存储器的封装接连结构的形成方法及三维存储器，基于“两层介电层+两次刻蚀”的打开刻蚀原理，在三维存储器的焊盘结构上形成有第一介电层和第二介电层，且刻蚀第二介电层时第二介电层的刻蚀速率显著高于第一介电层的刻蚀速率，使得第一次刻蚀停留在第一介电层上，再结合第二次刻蚀去除同样深度的第一介电层及焊盘结构的一部分，从而实现两次刻蚀深度的精准可控，尤其是第一次刻蚀深度的精准可控，能忽略刻蚀速率的差异和介电层沉积厚度的差异对刻蚀深度的影响；通过两次刻蚀深度的精准控制，能避免过刻蚀现象，减轻了过刻蚀离子持续轰击积累的电荷及产生的电场对三维存储器中逻辑电路结构的损坏，增强了三维存储器的可靠性。

技术领域

本发明涉及半导体制造技术领域，特别是涉及一种三维存储器的封装连接结构的形成方法及三维存储器。

背景技术

三维存储器是一种堆栈数据单元的技术，目前已可实现32层及以上数据单元的堆栈，其克服了平面存储器实际扩展极限的限制，进一步提高了存储容量，降低了每一数据位的存储成本，降低了能耗。

在目前的三维存储器的封装连接过程中，在三维存储器的顶部形成与金属互连结构电连接的焊盘之后，直接在三维存储器的顶部上形成一层至少覆盖焊盘的介电层，再刻蚀打开焊盘上的介电层，暴露出焊盘的一部分，为了保证三维存储器顶部的多个焊盘都能被打开暴露出来，不可避免地需要进行一定程度的过刻蚀，将焊盘刻蚀出一个凹槽，但是，由于位于不同区域的焊盘上的介电层厚度与刻蚀速率存在差异，使得最终对焊盘的过刻蚀深度无法有效精准控制；同时，焊盘会持续接受等离子体的轰击，其上积累的电荷及产生的电场会影响甚至损坏三维存储器内部的逻辑电路，导致三维存储器的可靠性下降。

因此，如何避免后续打开三维存储器的顶部焊盘时的离子轰击对三维存储器中电路结构的损坏，是目前亟待解决的问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种基于两次刻蚀打开焊盘的三维存储器的封装连接结构的形成方法，用于解决上述技术问题。

为实现上述目的及其他相关目的，本发明提供一种三维存储器的封装连接结构的形成方法，包括：

提供三维存储器，所述三维存储器的第一表面具有裸露的焊盘结构；

在所述三维存储器的第一表面上形成第一介电层，所述第一介电层至少覆盖所述焊盘结构；

在所述第一介电层上形成第二介电层，所述第二介电层至少覆盖所述第一介电层，且刻蚀所述第二介电层时所述第二介电层的刻蚀速率高于所述第一介电层的刻蚀速率；

进行第一次刻蚀，去除待刻蚀区上的第二介电层，所述第一次刻蚀停留在所述第一介电层上；

进行第二次刻蚀，去除所述待刻蚀区上的第一介电层及所述待刻蚀区上的焊盘结构的一部分，所述第二次刻蚀停留在所述焊盘结构中，在所述焊盘结构中形成一个凹槽。

可选地，所述待刻蚀区指所述焊盘结构在所述三维存储器的第一表面的垂直方向上的投影的局部区域。

可选地，所述三维存储器的第一表面具有多个所述焊盘结构，在所述三维存储器的第一表面上形成所述第一介电层的步骤包括：

至少对所述三维存储器的第一表面进行清洗；

在所述三维存储器的第一表面上沉积形成所述第一介电层，所述第一介电层至少覆盖多个所述焊盘结构。

可选地，在所述第一介电层上形成所述第二介电层的步骤包括：

至少对所述第一介电层的裸露表面进行清洗；

在所述第一介电层上沉积形成所述第二介电层。

可选地，在形成所述第二介电层之后，在进行所述第一次刻蚀之前，所述三维存储器的封装连接结构的形成方法还包括：