[发明专利]一种基于标准单元阻挡层的芯片绕线方法

说明书

本发明公开了一种基于标准单元阻挡层的芯片绕线方法及装置及可读存储介质，所述方法包括:读入芯片设计；根据单元约束摆放标准单元；筛选出标准单元区域中绕线溢出的区域；根据所述绕线溢出的区域，制定棋盘格阵列式结构的标准单元阻挡层；往所述绕线溢出的区域添加所述棋盘格阵列式结构的标准单元阻挡层；对所述标准摆放单元区域进行叠加式优化。采用本发明实施例，能有效解决芯片设计中标准单元局部绕线拥塞的问题。

技术领域

本发明涉及芯片设计领域，尤其是涉及一种基于标准单元阻挡层的芯片绕线方法。

背景技术

伴随着人工智能的兴起，大量专用于人工智能计算的芯片应用而生，人工智能芯片算法主要涉及加法或者乘法矩阵，典型的计算部件有GPU，DSP。由于计算的复杂性，人工智能AI芯片物理可实现性是工程师们亟待解决的问题，尤其随着AI芯片计算量成倍增长，计算速度急速提升，单位面积内晶体管数量成倍增加，导致AI芯片在物理实现阶段高频出现绕线拥塞现象，绕线拥塞意味着芯片在物理上不可实现。

针对标准单元放置局部绕线拥塞的问题，现有的技术方案是将出现局部绕线拥塞的物理位置上添加标准单元放置阻挡层，这种阻挡层可以设定被阻挡的百分比，比如在指定面积内只允许放置50％的标准单元。虽然整体上计算，EDA工具会按照特定面积内标准单元只能占据50％面积的约束进行标准单元放置，但是在特定面积内仍旧会存在局部拥塞的问题,这需要配合其他方法或者人工逐个推开的方法解决区域的绕线拥塞。图1是绕线拥塞区域局部放大图，可以由此判断绕线拥塞主要是由于标准单元局部过于密集导致。

现有采用标准单元放置阻挡层的方案，不能够保证在比较少的迭代次数内收敛局部的绕线拥塞，因为在特定区域添加标准单元阻挡层，EDA工具会把在这个区域内的标准单元按照标准单元阻挡率来做整体规划放置，但不是均匀散开放置，同时存在一定概率EDA工具会把绕线拥塞区域转移至添加的标准单元阻挡层以外，从而导致即便采用多次的重复迭代，仍旧会引起线拥塞区域从一个区域迁移至新的区域的情况发生。

发明内容

本发明实施例提供一种基于标准单元阻挡层的芯片绕线方法、装置及计算机可读存储介质，能有效解决芯片设计中标准单元局部绕线拥塞的问题。

本发明一实施例提供一种基于标准单元阻挡层的芯片绕线方法，包括：

读入芯片设计；

根据单元约束摆放标准单元；

筛选出标准单元区域中绕线溢出的区域；

根据所述绕线溢出的区域，制定棋盘格阵列式结构的标准单元阻挡层；

往所述绕线溢出的区域添加所述棋盘格阵列式结构的标准单元阻挡层；

对所述标准单元区域进行叠加式优化。

作为上述方案的改进，所述读入芯片设计，具体包括读入工艺库文件以及门级网表。

作为上述方案的改进，所述单元约束包括芯片设计需要的面积约束、时序约束和功耗约束。

作为上述方案的改进，所述根据所述绕线溢出的区域，制定棋盘格阵列式结构的标准单元阻挡层，具体包括：

根据所述绕线溢出的区域，制定棋盘格阵列式结构的标准单元阻挡层单元尺寸大小以及pitch；所述pitch指的是一个标准单元阻挡层中心点到另外一个标准单元阻挡层中心点之间的距离。

作为上述方案的改进，所述往所述绕线溢出的区域添加所述棋盘格阵列式结构的标准单元阻挡层，之前还包括：

根据所述棋盘格阵列式结构的标准单元阻挡层，对所述绕线溢出的区域进行优化。

本发明另一实施例对应提供了一种基于标准单元阻挡层的芯片绕线装置，包括：

读取模块，用于读入芯片设计；