[发明专利]三维存储器及其制造方法

说明书

本发明涉及半导体器件领域，公开了一种三维存储器及其制造方法。所述三维存储器包括：衬底，包括第一区域，以及第一区域外围的第二区域；阵列结构，位于衬底的第一区域上方；电容结构，位于第二区域中，且包括：介质层，位于衬底的第二区域之上；第一电极层，位于部分介质层上；绝缘层，位于第一电极层上；第一导电结构，垂直延伸于绝缘层，并与第一电极层相接触；第二导电结构，垂直延伸于绝缘层与介质层，且位于第一电极层外围，并与衬底相接触。本发明提供的三维存储器及其制造方法实现了将部分电容结构从CMOS晶圆转移到阵列晶圆上，有利于减小CMOS晶圆的尺寸。

技术领域

本发明涉及半导体器件领域，具体涉及一种三维存储器及其制造方法。

背景技术

近年来，闪存(Flash Memory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(Bit Cost)，三维的闪存存储器(3D NAND)技术得到了迅速发展。

在3D NAND闪存结构中，包括存储阵列结构以及位于存储阵列结构上方的CMOS电路结构，存储阵列结构和CMOS电路结构通常分别形成于两个不同的晶圆上，然后通过键合方式，将CMOS电路晶圆键合到存储阵列晶圆上方，将CMOS电路和存储阵列电路连接在一起。其中，CMOS电路所在晶圆(简称CMOS晶圆)上存在大量的电容结构。

然而随着3D NAND闪存结构不断向着高层数高密度发展，CMOS晶圆的面积越来越成为一个决定整个chip(芯片)大小的关键性因素。而电容结构在CMOS晶圆上占据了比较大的空间，限制了CMOS晶圆尺寸的进一步缩小以及后端走线的灵活性。因而如何在不影响3DNAND闪存结构性能的前提下，有效缩小CMOS晶圆的尺寸，是目前亟待解决的问题。

发明内容

本发明提供了一种三维存储器及其制造方法，实现了将部分电容结构从CMOS晶圆转移到阵列晶圆上，有利于减小CMOS晶圆的尺寸。

一方面，本发明提供了一种三维存储器，包括：

衬底，包括第一区域，以及所述第一区域外围的第二区域；

阵列结构，位于所述衬底的所述第一区域上方；

电容结构，位于所述第二区域中，且包括：

介质层，位于所述衬底的所述第二区域之上；

第一电极层，位于部分所述介质层上；

绝缘层，位于所述第一电极层上；

第一导电结构，垂直延伸于所述绝缘层，并与所述第一电极层相接触；

第二导电结构，垂直延伸于所述绝缘层与所述介质层，且位于所述第一电极层外围，并与所述衬底相接触。

优选的，所述介质层的厚度为

优选的，所述介质层为氧化物层，材料为氧化硅。

优选的，多个所述第二导电结构位于多个所述第一导电结构外围。

优选的，所述电容结构还包括：

位于所述第一电极层之上的至少一层ON堆叠层；以及

第三导电结构与第四导电结构，垂直延伸于所述绝缘层并与所述ON堆叠层相接触。

优选的，多个所述第三导电结构与多个所述第四导电结构交替间隔设置。

优选的，所述三维存储器还包括：