[发明专利]锁频环电路、低压降稳压器电路及相关方法

说明书

公开了一种锁频环(FLL)电路、低压降稳压器电路以及相关方法。示例门驱动器集成电路(100)包括：第一管芯(102)，该第一管芯(102)包括FLL电路(110A)以生成具有第一相位和第一频率的第一时钟信号(230A)、具有第一频率和不同于第一相位的第二相位的第二时钟信号(230B)，并控制多个开关网络(302、304、306、308)以将第一频率增加到第二频率，并基于第二频率生成反馈电压(232)；以及耦合至第一管芯的第二管芯(104)，第二管芯包括低压降(LDO)电路(148)和驱动器(136)，驱动器被配置为基于第一频率控制晶体管(105)，第二管芯被配置为耦合至晶体管，LDO电路用于基于LDO电路的输出电流满足电流阈值而生成通行门电压。

相关申请

该专利源自要求享有在2019年10月11日提交的美国临时专利申请号62/913,895和在2019年10月18日提交的美国临时专利申请号62/923,324的权益的申请。美国临时专利申请号62/913,895和美国临时专利申请号62/923,324特此通过引用整体并入本文。因此，要求美国临时专利申请号62/913,895和美国临时专利申请号62/923,324的优先权。

技术领域

本公开总体涉及电路，并且更具体地涉及锁频环电路、低压降稳压器电路以及相关方法。

背景技术

锁频环(FLL)为一种用于实现精确振荡器以生成时钟信号的技术，该时钟信号对于集成电路中的过程、电压和温度变化具有增加的稳健性。许多基带通信应用(诸如通用串行总线(USB)应用和时钟数据恢复(CDR)电路)都受益于具有精确时钟频率的时钟参考。

近年来，由于低压降(LDO)稳压器在便携式、汽车和工业应用中的高效电源管理，其需求一直在增长。许多基于外部电容器的LDO都有电流极限以降低功耗、改善集成电路和/或系统的可靠性并且改善相关应用的安全性。当LDO相对接近其极限驱动和/或以其他方式在极限模式中驱动时，希望LDO具有可预测的行为，以便保护集成芯片或电路(IC)以及包括IC的相应系统。

附图说明

图1为示例隔离门驱动器集成器件的示意图，该器件包括示例锁频环(FLL)电路和示例低压降(LDO)电路。

图2为包括频率-电压(F2V)转换器的图1的FLL电路的示例实施方式的示意图。

图3为图2的F2V转换器的示例实施方式的示意图。

图4描绘了包括与图2和/或3的F2V转换器相关联的示例时钟信号波形的示例时序图。

图5描绘了与图3的F2V转换器相关联的示例电压波形。

图6描绘了与图1和/或2的FLL电路相关联的示例频率波形的曲线图。

图7描绘了与图2和/或3的F2V转换器相关联的示例输出电压波形的曲线图。

图8为另一示例F2V转换器的示意图。

图9描绘了包括与图8的F2V转换器相关联的示例时钟信号波形的示例时序图。

图10描绘了与图8的F2V转换器相关联的示例输出电压波形。

图11描绘了与图3的F2V转换器相关联的示例电压波形的曲线图。

图12描绘了与图8的F2V转换器相关联的示例电压波形的曲线图。

图13描绘了与图3和图8的F2V转换器相关联的示例输出电压波形的曲线图。

图14为包括示例开关电容器电路的示例三级放大器的示意图。

图15A、图15B和图15C为图1的LDO电路的示例实施方式的示意图。