[发明专利]纠错电路、存储器控制器和存储器系统

权利要求书

1.一种纠错电路，包括：

纠错码解码器，被配置为：

对从存储器模块读取的码字执行纠错码解码，以生成第一校正子和第二校正子；

基于第一校正子和第二校正子生成与码字中的一个或多个错误的类型相关联的解码模式标志；

基于解码模式标志在第一解码模式和第二解码模式中的一个解码模式下操作；以及

选择性地纠正码字中的一个或多个符号错误或者码字中的芯片错误，芯片错误与存储器模块中的数据芯片相关联。

2.根据权利要求1所述的纠错电路，其中，纠错码解码器还被配置为：

响应于第二校正子指示码字包括一个符号错误并且第一校正子为非零，在第一解码模式下操作；以及

纠正所述一个符号错误。

3.根据权利要求1所述的纠错电路，其中，纠错码解码器还被配置为：

响应于第二校正子指示码字包括具有相同模式的两个符号错误并且第一校正子为非零，在第一解码模式下操作；以及

纠正所述两个符号错误。

4.根据权利要求1所述的纠错电路，其中，纠错码解码器还被配置为：

响应于第二校正子指示码字包括具有不同的和随机的模式的两个符号错误、以及第一校正子为非零，在第一解码模式下操作；以及

纠正所述两个符号错误。

5.根据权利要求1所述的纠错电路，其中，纠错码解码器还被配置为：

响应于第二校正子指示码字包括三个或更多个符号错误并且第一校正子为非零，在第二解码模式下操作，第二解码模式对应于芯片删除模式；

确定所述三个或更多个符号错误发生在存储器模块内的第一数据芯片中；以及

纠正从第一数据芯片提供的用户数据。

6.如权利要求5所述的纠错电路，其中，当在存储器模块内的与第一数据芯片不同的第二数据芯片中发生符号错误时，在纠错码解码器纠正了从第一数据芯片提供的用户数据中的所述三个或更多个符号错误之后，纠错码解码器在第一解码模式下操作，以使用奇偶校验矩阵纠正从第二数据芯片提供的用户数据中的符号错误。

7.根据权利要求1至6中的任意一项所述的纠错电路，其中，存储器模块包括多个数据芯片、第一奇偶校验芯片和第二奇偶校验芯片，并且

其中，码字包括用户数据集、第一奇偶校验数据和第二奇偶校验数据；

用户数据集从所述多个数据芯片被读取；

第一奇偶校验数据从第一奇偶校验芯片被读取；并且

第二奇偶校验数据从第二奇偶校验芯片被读取，并且

其中，所述纠错电路内的存储器内的奇偶校验矩阵包括：

第一校验矩阵，基于里德-所罗门码生成并且用于生成第一校正子；以及

第二校验矩阵，基于简单奇偶校验码生成并且用于生成第二校正子。

8.根据权利要求7所述的纠错电路，其中，纠错码解码器还被配置为：

通过对码字和第一校验矩阵执行矩阵乘法运算来生成第一校正子；以及

通过使用第二校验矩阵对码字执行简单奇偶校验来生成第二校正子。

9.根据权利要求7所述的纠错电路，其中，

第一校验矩阵包括与所述多个数据芯片和第一奇偶校验芯片对应的多个伽罗瓦域子矩阵，并且所述多个伽罗瓦域子矩阵中的每个伽罗瓦域子矩阵具有p×p个元素，p是大于3的整数；并且

第二校验矩阵包括与所述多个数据芯片、第一奇偶校验芯片和第二奇偶校验芯片对应的多个单位子矩阵，并且所述多个单位子矩阵中的每个单位子矩阵具有p×p个元素。

10.根据权利要求9所述的纠错电路，其中，所述多个单位子矩阵中的每个单位子矩阵包括沿对角线方向排列的多个单位矩阵，所述多个单位矩阵中的每个单位矩阵具有q×q个元素，q是大于1且小于p的整数。