[发明专利]一种增强型rapidio互联装置及设备

说明书

本发明公开了一种增强型rapidio互联装置及设备，增强型rapidio互联装置包括：网络‑AXI转接桥，用于对RapidIO软核、网络中的AXI主机之间的收发数据进行维序操作和数据位宽转换；RapidIO软核，用于实现AXI数据包、RapidIO数据包的转换；网络‑AXI转接桥通过AXI接口与网络中的AXI主机连接，RapidIO软核通过写地址通道、写数据通道、写响应通道、读地址通道、读数据通道与网络‑AXI转接桥相连，所述RapidIO软核通过SERDES接口与AXI从机连接。本发明既支持RapidIO原有传输方式又能完成多芯片的互联。

技术领域

本发明涉及嵌入式系统内部的互联技术，具体涉及一种增强型rapidio互联装置及设备。

背景技术

RapidIO协议是世界上唯一为了满足高性能嵌入式系统的独特需求而发展出来的，它具有高速率，低延迟和高可靠性，可以满足不同场景下对高速数据传输的需求。这个研究领域已经受到业内的高度关注，并进行了一系列的研究，国内相关研究主要集中在利用软核核进行二次开发核应用研究。传统的RapidIO使用方法是程序员利用RapidIO内置的DMA(直接存储器访问)引擎进行大批量连续数据在芯片内部和芯片外部之间的传输，这能够有效的利用RapidIO固有的高带宽、低延时的传输能力。除此之外，RapidIO的RAB(grio到AXI桥)中具有APIO(AXI到grio转化器)和RPIO(grio到AXI转换器)引擎，可以用来配置RapidIO内部的寄存器，具有IB(输入)/OB(输出)消息引擎用来处理消息传递请求，以及其他完成不同功能的多种多样的引擎。我们在实际的应用中发现现有计算系统的性能往往达不到要求，制造更高性能的芯片需要巨大的成本投入，迫切需要一个接口能够将已有的多块芯片连接成一个整体，从而在不显著增加成本的前提下尽可能提高系统的整体性能。这个接口需要满足高带宽、低延迟的要求。RapidIO满足高带宽、低延迟的要求，但是其现有的结构不能完成芯片之间直连的功能，因此，这个难题给嵌入式高性能计算领域的发展带来了巨大挑战。

发明内容

本发明要解决的技术问题：针对现有技术的上述问题，提供一种增强型rapidio互联装置及设备，本发明能实现AXI主机发送请求的顺序与响应返回到AXI主机的顺序一致，不降低数据传输的吞吐率和不增大链路延迟，保证错误不会引起AXI主机死机、提升系统的稳定性，提供新的地址映射功能并能与之前的地址映射模块切换，既支持RapidIO原有传输方式又能完成多芯片的互联。

为了解决上述技术问题，本发明采用的技术方案为：

一种增强型rapidio互联装置，包括：

网络-AXI转接桥，用于对RapidIO软核、网络中的AXI主机之间的收发数据进行维序操作和进行数据位宽的转换；

RapidIO软核，用于实现AXI数据包、RapidIO数据包之间的转换；

所述网络-AXI转接桥通过AXI接口与网络中的AXI主机连接，所述RapidIO软核通过写地址通道、写数据通道、写响应通道、读地址通道、读数据通道与网络-AXI转接桥相连，所述RapidIO软核通过SERDES接口与AXI从机连接。

可选地，所述网络-AXI转接桥的网络端数据位宽是256位、与RapidIO软核连接端的数据位宽是128位。

可选地，所述网络-AXI转接桥中进行维序操作的维序模块包括普通FIFO和增强型FIFO，普通FIFO用于处理网络中的AXI主机发送来的读写请求并按顺序发出，增强型FIFO的每一项附带一个用于表示是否已经返回响应标识的标签，用于处理从RapidIO软核的读地址通道和写地址写数据通道传来的信息，使响应按照请求的顺序来进行发送以保证请求和响应的顺序性，维序模块在发送端口会给发送请求在响应的增强型FIFO中预定一个条目，当响应返回时，将响应放到预定的条目中，只有响应增强型FIFO中前面请求的响应回来后，后面的响应才能被发送到网络中去。